基于CPLD的數據采集與顯示接口設計及實(shí)現

　　0 引 言

　　CPLD稱(chēng)為復雜可編程邏輯設計芯片，它是大規?？删幊唐骷?，具有高集成度、高可靠性、高速度的特點(diǎn)。CPLD是利用EDA技術(shù)進(jìn)行電子系統設計的載體。硬件描述語(yǔ)言是EDA技術(shù)進(jìn)行電子系統設計的主要表達手段，VHDL語(yǔ)言是常用的硬件描述語(yǔ)言之一;軟件開(kāi)發(fā)工具是利用EDA技術(shù)進(jìn)行電子系統設計的智能化的自動(dòng)化設計工具，常用開(kāi)發(fā)工具有QuartusII，Ispexpert，Foundation等。CPLD以高速、高可靠性、串并行工作方式等特點(diǎn)在電子設計中廣泛應用。它打破了軟硬件之間的界限，加速了產(chǎn)品的開(kāi)發(fā)過(guò)程。同樣單片機具有性?xún)r(jià)比高、功能靈活、良好的數據處理能力等特點(diǎn)。 CPLD芯片與單片機結合在高性能儀器儀表中應用廣泛。

　　1 電路的仿真設計

　　1.1 硬件電路功能

　　用一片MCS-51芯片、一片CPLD/FPGA芯片、模/數轉換器ADC0809和數/模轉換器DAC0832構成一個(gè)數據采集系統，并用CPLD/FPGA實(shí)現數據采樣、D/A轉換輸出、有關(guān)數據顯示的控制，單片機完成對A/D轉換數據運算。電路如圖1所示。

　　系統功能如下：系統按一定速率采集輸入電壓Ui，經(jīng)AD0809轉換為8位數字量data;輸入數據與通過(guò)CPLD/FPGA采樣后輸入單片機進(jìn)行相關(guān)運算，最后通過(guò)CPLD/FPGA送至DAC0832轉換為△U;數據采集和處理均在數據采集系統控制器的管理下有序進(jìn)行。工作速率由時(shí)鐘信號 CLK的速率決定。

　　1.2 單片機與CPLD/FPGA接口設計

　　單片機采用以總線(xiàn)方式與可編程芯片進(jìn)行數據與控制信息通信，此方式有許多優(yōu)點(diǎn)：

　　(1)速度快。其通信工作時(shí)序是純硬件行為，對于MCS-51單片機只需一條單字節指令就能完成所需的讀/寫(xiě)時(shí)序如MOV@DPTR A和MOVA@DPTR。

　　(2)節省CPLD芯片的I/O口線(xiàn)。如果將圖中的譯碼器設置足夠的譯碼輸出以及安排足夠的鎖存器就能僅通過(guò)19根I/O口線(xiàn)在FPGA/CPLD與單片機之間進(jìn)行各種類(lèi)型的數據與控制信息交換。

　　(3)相對于非總線(xiàn)方式單片機的編程簡(jiǎn)捷控制可靠。

　　(4)在FPGA/CPLD中通過(guò)邏輯切換單片機易于與SRAM或ROM接口。這種方式首先由FPGA/CPLD與接口的高速A/D等器件進(jìn)行高速數據采樣并將數據暫存于SRAM中。采樣結束后通過(guò)切換使單片機與SRAM以總線(xiàn)方式進(jìn)行數據通信以便發(fā)揮單片機強大的數據處理能力。

　　系統工作過(guò)程如下：ALE為地址鎖存使能信號，當下降沿來(lái)時(shí)，將P0口將低8位地址送入可編程芯片CPLD/FPGA中的地址鎖存器，然后在 P2口和P0口形成的16位地址及WR信號共同作用下，將P0口的數據送入可編程芯片。單片機通過(guò)兩條指令MOVXDPTR@ ADDR和MOVX @DPTR A將數據寫(xiě)入芯片。在P2口和P0口形成的16位地址及RD信號共同作用下，將AD0809轉換后數據data送入單片機的P0口。單片機通過(guò)兩條指令 MOVX DPTR @ADDR和MOVXA@ DPTR將數據讀入P0口。設置A/D轉換器件片選信號ad_e和DA轉換器件片選信號da_e，設置數據輸入/輸出口data[7..0]。單片機與 FPGA通信接口程序(名為MCS51)通過(guò)編譯后，生成的邏輯符號如圖2所示。

　　CPLD使用EPM7128時(shí)鐘為16 MHz有源晶振，首先使用CLK對復位信號采樣，8051的復位信號要求是高電平維持2個(gè)機器周期，2個(gè)機器周期就是2×12=24個(gè)振蕩周期，對復位信號連續采樣10次，若是一直為高電平，就產(chǎn)生片內復位使能信號。其他片內寄存器以這個(gè)復位信號做同步復位，對WR.RD，ALE都做了采樣，避免毛刺干擾。

　　1.3 AD0809與CPLD/FPGA狀態(tài)機接口設計

　　1.3.1 AD0809狀態(tài)機功能設計

　　狀態(tài)機的最簡(jiǎn)結構一般由兩個(gè)進(jìn)程構成，即主控時(shí)序進(jìn)程和主控組合進(jìn)程。一個(gè)進(jìn)程描述時(shí)序邏輯輸出，另一個(gè)進(jìn)程描述組合邏輯包括進(jìn)程問(wèn)狀態(tài)值的傳遞邏輯以及狀態(tài)轉換值的輸出。將AD0809與CPLD/FPGA的接口設計系統劃分為兩部分，即數據單元和控制單元。數據單元包括保存運算數據和運算結果的數據寄存器，也包括完成數據運算的組合邏輯電路?？刂茊卧脕?lái)產(chǎn)生信號序列，以決定何時(shí)進(jìn)行何種數據運算，控制單元要從數據單元得到條件信號，以決定繼續進(jìn)行那些數據運算。數據單元要產(chǎn)生輸出信號、數據運算狀態(tài)等有用信號。數據單元和控制單元中，有兩個(gè)非常重要的信號，即復位信號和時(shí)鐘信號。復位信號保證了系統初始狀態(tài)的確定性，時(shí)鐘信號則是時(shí)序系統工作的必要條件。狀態(tài)機通常在復位信號到來(lái)的時(shí)候恢復到初始狀態(tài)，每個(gè)時(shí)鐘到來(lái)的時(shí)候內部狀態(tài)發(fā)生變化。從AD0809的初始狀態(tài)開(kāi)始，也就是狀態(tài)機復位以后開(kāi)始的狀態(tài)。在建立每個(gè)狀態(tài)時(shí)都寫(xiě)出關(guān)于這個(gè)狀態(tài)的文字功能描述，AD0809狀態(tài)機功能描述與相應引腳的取值如下：