大神教你如何做好邏輯設計

　　我們先來(lái)看開(kāi)關(guān)時(shí)延，這個(gè)時(shí)延是由器件物理特性決定的，我們沒(méi)有辦法去改變，所以我們只能通過(guò)改變走線(xiàn)方式和減少組合邏輯的方法來(lái)提高工作頻率。

　　1.通過(guò)改變走線(xiàn)的方式減少時(shí)延。

　　以altera的器件為例，我們在quartus里面的timing closure floorplan可以看到有很多條條塊塊，我們可以將條條塊塊按行和按列分，每一個(gè)條塊代表1個(gè)LAB，每個(gè)LAB里有8個(gè)或者是10個(gè)LE。它們的走線(xiàn)時(shí)延的關(guān)系如下：同一個(gè)LAB中(最快) < 同列或者同行 < 不同行且不同列。

　　我們通過(guò)給綜合器加適當的約束(不可貪心，一般以加5%裕量較為合適，比如電路工作在100Mhz，則加約束加到105Mhz就可以了，貪心效果反而不好，且極大增加綜合時(shí)間)可以將相關(guān)的邏輯在布線(xiàn)時(shí)盡量布的靠近一點(diǎn)，從而減少走線(xiàn)的時(shí)延。(注：約束的實(shí)現不完全是通過(guò)改進(jìn)布局布線(xiàn)方式去提高工作頻率，還有其它的改進(jìn)措施)

　　2.通過(guò)減少組合邏輯的減少時(shí)延。

　　上面我們講了可以通過(guò)加約束來(lái)提高工作頻率，但是我們在做設計之初可萬(wàn)萬(wàn)不可將提高工作頻率的美好愿望寄托在加約束上，我們要通過(guò)合理的設計去避免出現大的組合邏輯，從而提高電路的工作頻率，這才能增強設計的可移植性，才可以使得我們的設計在移植到另一同等速度級別的芯片時(shí)還能使用。

　　我們知道，目前大部分FPGA都基于4輸入LUT的，如果一個(gè)輸出對應的判斷條件大于四輸入的話(huà)就要由多個(gè)LUT級聯(lián)才能完成，這樣就引入一級組合邏輯時(shí)延，我們要減少組合邏輯，無(wú)非就是要輸入條件盡可能的少，，這樣就可以級聯(lián)的LUT更少，從而減少了組合邏輯引起的時(shí)延。

　　我們平時(shí)聽(tīng)說(shuō)的流水就是一種通過(guò)切割大的組合邏輯(在其中插入一級或多級D觸發(fā)器，從而使寄存器與寄存器之間的組合邏輯減少)來(lái)提高工作頻率的方法。比如一個(gè)32位的計數器，該計數器的進(jìn)位鏈很長(cháng)，必然會(huì )降低工作頻率，我們可以將其分割成4位和8位的計數，每當4位的計數器計到15后觸發(fā)一次8位的計數器，這樣就實(shí)現了計數器的切割，也提高了工作頻率。

　　在狀態(tài)機中，一般也要將大的計數器移到狀態(tài)機外，因為計數器這東西一般是經(jīng)常是大于4輸入的，如果再和其它條件一起做為狀態(tài)的跳變判據的話(huà)，必然會(huì )增加LUT的級聯(lián)，從而增大組合邏輯。以一個(gè)6輸入的計數器為例，我們原希望當計數器計到111100后狀態(tài)跳變，現在我們將計數器放到狀態(tài)機外，當計數器計到111011后產(chǎn)生個(gè)enable信號去觸發(fā)狀態(tài)跳變，這樣就將組合邏輯減少了。

　　上面說(shuō)的都是可以通過(guò)流水的方式切割組合邏輯的情況，但是有些情況下我們是很難去切割組合邏輯的，在這些情況下我們又該怎么做呢?

　　狀態(tài)機就是這么一個(gè)例子，我們不能通過(guò)往狀態(tài)譯碼組合邏輯中加入流水。如果我們的設計中有一個(gè)幾十個(gè)狀態(tài)的狀態(tài)機，它的狀態(tài)譯碼邏輯將非常之巨大，毫無(wú)疑問(wèn)，這極有可能是設計中的關(guān)鍵路徑。那我們該怎么做呢?還是老思路，減少組合邏輯。我們可以對狀態(tài)的輸出進(jìn)行分析，對它們進(jìn)行重新分類(lèi)，并根據這個(gè)重新定義成一組組小狀態(tài)機，通過(guò)對輸入進(jìn)行選擇(case語(yǔ)句)并去觸發(fā)相應的小狀態(tài)機，從而實(shí)現了將大的狀態(tài)機切割成小的狀態(tài)機。在A(yíng)TA6的規范中(硬盤(pán)的標準)，輸入的命令大概有20十種，每一個(gè)命令又對應很多種狀態(tài)，如果用一個(gè)大的狀態(tài)機(狀態(tài)套狀態(tài))去做那是不可想象的，我們可以通過(guò)case語(yǔ)句去對命令進(jìn)行譯碼，并觸發(fā)相應的狀態(tài)機，這樣做下來(lái)這一個(gè)模塊的頻率就可以跑得比較高了。

　　總結：提高工作頻率的本質(zhì)就是要減少寄存器到寄存器的時(shí)延，最有效的方法就是避免出現大的組合邏輯，也就是要盡量去滿(mǎn)足四輸入的條件，減少LUT級聯(lián)的數量。我們可以通過(guò)加約束、流水、切割狀態(tài)的方法提高工作頻率。

　　做邏輯的難點(diǎn)在于系統結構設計和仿真驗證

　　剛去公司的時(shí)候BOSS就和我講，做邏輯的難點(diǎn)不在于RTL級代碼的設計，而在于系統結構設計和仿真驗證方面。目前國內對可綜合的設計強調的比較多，而對系統結構設計和仿真驗證方面似乎還沒(méi)有什么資料，這或許也從一個(gè)側面反映了國內目前的設計水平還比較低下吧。

　　以前在學(xué)校的時(shí)候，總是覺(jué)得將RTL級代碼做好就行了，仿真驗證只是形式而已，所以對HDL的行為描述方面的語(yǔ)法不屑一顧，對testbench也一直不愿意去學(xué)--因為覺(jué)得畫(huà)波形圖方便;對于系統結構設計更是一點(diǎn)都不懂了。

　　到了公司接觸了些東西才發(fā)現完全不是這樣。

　　其實(shí)在國外，花在仿真驗證上的時(shí)間和人力大概是花在RTL級代碼上的兩倍，現在仿真驗證才是百萬(wàn)門(mén)級芯片設計的關(guān)鍵路徑。仿真驗證的難點(diǎn)主要在于怎么建模才能完全和準確地去驗證設計的正確性(主要是提高代碼覆蓋)，在這過(guò)程中，驗證速度也是很重要的。

　　驗證說(shuō)白了也就是怎么產(chǎn)生足夠覆蓋率的激勵源，然后怎么去檢測錯誤。我個(gè)人認為，在仿真驗證中，最基本就是要做到驗證的自動(dòng)化。這也是為什么我們要寫(xiě)testbench的原因。在我現在的一個(gè)設計中，每次跑仿真都要一個(gè)小時(shí)左右(這其實(shí)算小設計)。由于畫(huà)波形圖無(wú)法做到驗證自動(dòng)化，如果用通過(guò)畫(huà)波形圖來(lái)仿真的話(huà)，一是畫(huà)波形會(huì )畫(huà)死(特別是對于算法復雜的、輸入呈統計分布的設計)，二是看波形圖要看死，三是檢錯率幾乎為零。

　　那么怎么做到自動(dòng)化呢?我個(gè)人的水平還很有限，只能簡(jiǎn)單地談下BFM(bus function model，總線(xiàn)功能模型)。

　　以做一個(gè)MAC的core為例(背板是PCI總線(xiàn))，那么我們需要一個(gè)MAC_BFM和PCI_BFM及PCI_BM(PCI behavior model)。MAC_BFM的主要功能是產(chǎn)生以太網(wǎng)幀(激勵源)，隨機的長(cháng)度和幀頭，內容也是隨機的,在發(fā)送的同時(shí)也將其復制一份到PCI_BM中;PCI_BFM的功能則是仿PCI總線(xiàn)的行為，比如被測收到了一個(gè)正確幀后會(huì )向PCI總線(xiàn)發(fā)送一個(gè)請求，PCI_BFM則會(huì )去響應它，并將數據收進(jìn)來(lái);PCI_BM的主要功能是將MAC_BFM發(fā)送出來(lái)的東西與PCI_BFM接收到的東西做比較，由于它具有了MAC_BFM的發(fā)送信息和PCI_BFM的接收信息，只要設計合理，它總是可以自動(dòng)地、完全地去測試被測是否工作正常，從而實(shí)現自動(dòng)檢測。

　　華為在仿真驗證方面估計在國內來(lái)說(shuō)是做的比較好的，他們已建立起了比較好的驗證平臺，大部分與通信有關(guān)的BFM都做好了，聽(tīng)我朋友說(shuō)，現在他們只需要將被測放在測試平臺中，并配置好參數，就可以自動(dòng)地檢測被測功能的正確與否。

　　在功能仿真做完后，由于我們做在是FPGA的設計，在設計時(shí)已經(jīng)基本保證RTL級代碼在綜合結果和功能仿真結果的一致性，只要綜合布局布線(xiàn)后的靜態(tài)時(shí)序報告沒(méi)有違反時(shí)序約束的警告，就可以下到板子上去調試了。事實(shí)上，在華為中興，他們做FPGA的設計時(shí)也是不做時(shí)序仿真的，因為做時(shí)序仿真很花時(shí)間，且效果也不見(jiàn)得比看靜態(tài)時(shí)序分析報告好。

　　當然了，如果是ASIC的設計話(huà)，它們的仿真驗證的工作量要大一些，在涉及到多時(shí)鐘域的設計時(shí)，一般還是做后仿的。不過(guò)在做后仿之前，也一般會(huì )先用形式驗證工具和通過(guò)靜態(tài)時(shí)序分序報告去查看有沒(méi)有違反設計要求的地方，這樣做了之后，后仿的工作量可以小很多。

　　在HDL語(yǔ)言方面，國內語(yǔ)言很多人都在爭論VHDL和verilog哪個(gè)好，其實(shí)我個(gè)人認為這并沒(méi)有多大的意義，外面的大公司基本上都是用verilog在做RTL級的代碼，所以還是建議大家盡量學(xué)verilog。在仿真方面，由于VHDL在行為級建模方面弱于verilog，用VHDL做仿真模型的很少，當然也不是說(shuō)verilog就好，其實(shí)verilog在復雜的行為級建模方面的能力也是有限的，比如目前它還不支持數組。在一些復雜的算法設計中，需要高級語(yǔ)言做抽象才能描述出行為級模型。在國外，仿真建模很多都是用System C和E語(yǔ)言，用verilog的都算是很落后的了，國內華為的驗證平臺好像是用System C寫(xiě)。

　　在系統結構設計方面，由于我做的設計還不夠大，還談不上什么經(jīng)驗，只是覺(jué)得必須要具備一些計算機系統結構的知識才行。劃分的首要依據是功能，之后是選擇合適的總線(xiàn)結構、存儲結構和處理器架構，通過(guò)系統結構劃分要使各部分功能模塊清晰，易于實(shí)現。這一部分我想過(guò)段時(shí)間有一點(diǎn)體會(huì )了再和大家分享，就先不誤導大家了。