一個(gè)基于MCU內核的時(shí)鐘系統設計

摘要：介紹了一個(gè)基于MCU內核的時(shí)鐘系統的設計，給出了其電路結構并詳細地分析了系統的工作原理。該系統能生成兩相不重疊時(shí)鐘，利用靜態(tài)鎖存器保存動(dòng)態(tài)信息，提供三種電源管理方式以適應低功耗應用。在上華(CSMC)0.6μm工藝庫下，利用Cadence EDA工具對電路進(jìn)行了仿真，仿真結果驗證了設計的準確性。

關(guān)鍵詞：微控制器 時(shí)鐘系統 兩相不重疊時(shí)鐘

時(shí)鐘系統是微控制器(MCU)的一個(gè)重要部分，它產(chǎn)生的時(shí)鐘信號要貫穿整個(gè)芯片。時(shí)鐘系統設計得好壞關(guān)系到芯片能否正常工作。

在工作頻率較低的情況下，時(shí)鐘系統可以通過(guò)綜合產(chǎn)生，即用Verilog/VHDL語(yǔ)言描述電路，并用EDA工具進(jìn)行綜合。然而，用工具綜合存在電路性能低、優(yōu)化率不高的問(wèn)題，不適合應用在各種高性能微處理器芯片上。而采用人工設計邏輯并手工輸入電路圖甚至物理版圖的方式，能使設計的電路靈活，性能更好?；谶@些考慮，設計了一個(gè)MCU時(shí)鐘系統。

1 基本時(shí)鐘輸入的選擇 CPU核分微處理器(MPU)和微控制器(MCU)，兩者的基本時(shí)鐘一般都以單頻方波的形式提供。時(shí)鐘有三種產(chǎn)生方式： (1)用晶體振蕩器產(chǎn)生精確而穩定的時(shí)鐘信號; (2)用壓控振蕩器產(chǎn)生可調頻率范圍較寬的時(shí)鐘信號; (3)結合以上兩種技術(shù)，用壓控振蕩器生成時(shí)鐘信號。 基本時(shí)鐘信號的產(chǎn)生可以有芯片外和芯片內兩種方法。但是時(shí)鐘信號必須是穩定的信號，對于穩定度要求特別高的場(chǎng)合(如MPU和MCU)，采用芯片外提供是必不可少的。故本設計采用外接晶振的方法。

2 兩相時(shí)鐘方案

時(shí)鐘技術(shù)是決定和影響電路功耗的主要因素，時(shí)鐘偏差是引起電路競爭冒險的主要原因。為了消除競爭、提高頻率、降低功耗，在基本時(shí)鐘方案方面，MPU和MCU一般有三種選擇：?jiǎn)蜗鄷r(shí)鐘、多相時(shí)鐘和沿觸發(fā)方案。在當前的設計中，沿觸發(fā)方案由于在數據傳遞方面有一定困難已很少被使用。單相時(shí)鐘方案因為在時(shí)序和傳輸上比較簡(jiǎn)單可靠，在所有的方案中使用的晶體管也是最少，所以被一些高性能芯片使用，如DEC公司現被HP公司并購的Alpha21664微處理器。但是，對CMOS電路來(lái)說(shuō)，采用單相時(shí)鐘就無(wú)法使用動(dòng)態(tài)電路，而且因組合邏輯塊中邏輯元件的速度高低都受到限制而呈現困難。 圖1是一個(gè)單相有限狀態(tài)機，圓圈內為組合邏輯塊CL。

設TL+TH=TP，其中TP為時(shí)鐘周期，TH和TL分別為時(shí)鐘高電平和低電平時(shí)間。如果要使時(shí)鐘定時(shí)與數據無(wú)關(guān)，則最長(cháng)的傳播延遲必須小于TP，信號(甚至可能是由于內部競爭冒險產(chǎn)生的尖峰所造成的假信號)到達CL輸出端可能取的最短時(shí)間必須大于TH。令τCL代表CL延遲范圍，則： TH < τCL < TP (1) (1)式表明，信號通過(guò)CL的每一個(gè)延遲都必須介于TH和TP之間。正是這種雙邊約束特性使單相時(shí)鐘難以實(shí)現。對于多相時(shí)鐘，則可以消除這種雙邊約束，而使其轉化為單邊約束。圖2(a)所示為采用兩相非重疊時(shí)鐘Φ1和Φ2(Φ1%26;#215;Φ2=0)，對應時(shí)鐘波形示于圖2(b)，T1和T3分別是 Φ1和Φ2為高電平時(shí)的時(shí)間，T2是Φ1到Φ2之間電平為低的時(shí)間，T4則是Φ2到Φ1之間電平為低的時(shí)間。當Φ2電平變高時(shí)信號開(kāi)始通過(guò)CL傳輸，并且必須在Φ1電平變低之前結束。于是得： τCL

3 時(shí)鐘系統邏輯電路設計

3.1 兩相不重疊時(shí)鐘產(chǎn)生的方法

兩相不重疊時(shí)鐘產(chǎn)生電路如圖3所示。clk為外部晶振產(chǎn)生的送入MCU的單相時(shí)鐘，I1是MCU內部產(chǎn)生的保護信號，正常工作時(shí)I1為低電平，發(fā)生故障時(shí)如由于噪聲干擾導致PSEN和RD、WR同時(shí)有效的錯誤發(fā)生時(shí)I(yíng)1變成高電平而關(guān)閉時(shí)鐘;當系統復位時(shí)，會(huì )使得圖3中I1為低電平，恢復clk的輸入。由于正常情況下PD為低電平，所以clk等同于經(jīng)過(guò)三個(gè)非門(mén)變成圖中的單相輸入信號，加到用“或非”門(mén)交叉而構成的R-S觸發(fā)器，單相時(shí)鐘從左邊加到一個(gè)“或非”門(mén)上，反相后加到另一個(gè)“或非”門(mén)上，這樣得到的CK1和CK2是不重疊的。單相時(shí)鐘與雙相時(shí)鐘的對應關(guān)系如圖3所示。 當信號V變成高電平時(shí)(因為正常工作時(shí)PD一直保持為0)，M1管關(guān)斷，信號就一直保存在靜態(tài)鎖存器中。每當時(shí)鐘信號變高時(shí)，就把靜態(tài)鎖存器的輸出傳給W，使得W一直處于低電平而不影響“或非”門(mén)A1，故圖3中A1可以簡(jiǎn)化為二輸入。 在時(shí)鐘受到一個(gè)邏輯信號(也就是門(mén)控時(shí)鐘)控制的情況下，可能會(huì )有一些動(dòng)態(tài)節點(diǎn)不被刷新。為了避免這種錯誤，采用由一個(gè)NMOS控制管M2加兩個(gè)交叉耦合反相器組成靜態(tài)鎖存器。其中反饋管采用的倒比W/L很小(<1)，可以作為電平恢復器件，這樣有利于保存信息。

3.2 二分頻電路

通常把一周期指令的執行時(shí)間稱(chēng)為一個(gè)機器周期，并進(jìn)一步劃分為2～6個(gè)狀態(tài)(高速MCU到標準MCU)，每一狀態(tài)有兩相時(shí)鐘，即為兩個(gè)節拍，每個(gè)節拍持續一個(gè)振蕩周期。如何向芯片內部提供一個(gè)兩節拍的時(shí)鐘信號呢?這就需要二分頻電路對外部振蕩信號進(jìn)行分頻，使得在每個(gè)時(shí)鐘的前半周期，節拍1信號有效;后半周期，節拍2信號有效。 二分頻電路是由兩個(gè)靜態(tài)鎖存器組成的觸發(fā)器，如圖4所示。其中CK1和CK2是兩相不重疊時(shí)鐘，當CK1=0，CK2=1時(shí)，靜態(tài)鎖存器b的輸出經(jīng)過(guò)一個(gè)反相器提供CK3和CK4，使得CK3=0，CK4=1;經(jīng)過(guò)半個(gè)周期后，CK1=1，CK2=0，M4斷開(kāi)，低電平信號存儲在靜態(tài)鎖存器a中，使CK3的值不變，這樣CK3延續了一個(gè)周期的低電平(高電平)，就形成了兩分頻，如此形成的時(shí)鐘信號周期增加一倍。CK4由CK3經(jīng)過(guò)一個(gè)反相器形成，兩者相位相反。

3.3 時(shí)鐘驅動(dòng)器及分配

影響時(shí)鐘偏差主要有以下幾個(gè)因素： %26;#183;連接時(shí)鐘數的連線(xiàn); %26;#183;時(shí)鐘數的拓撲結構; %26;#183;時(shí)鐘的驅動(dòng); %26;#183;時(shí)鐘線(xiàn)的負載; %26;#183;時(shí)鐘的上升及下降時(shí)間。 在MCU內部，時(shí)鐘信號要驅動(dòng)大的負載，是負載最重的信號，有可能導致電路延時(shí)和時(shí)鐘偏差。消除的方法之一是增強驅動(dòng)能力。設計的驅動(dòng)器如圖4(二分頻電路除外)所示。最初的時(shí)鐘信號由二分頻電路輸出的CK3和CK4提供。值得注意的是，為了提高翻轉速度增加了旁路管，即PMOS晶體管M5、M7和NMOS晶體管M6、M8，而且它們的W/L比要取得足夠大如設計的為350/1，這樣就不需要外部附加自舉電容。當然為了防止導通電流過(guò)激(di/dt)，可以加入電阻起穩定作用。該時(shí)鐘驅動(dòng)器的一個(gè)重要特點(diǎn)，就是所產(chǎn)生的兩相不重疊時(shí)鐘的相位與時(shí)鐘負載無(wú)關(guān)，輸出Clk3和Clk4能高到VDD電平和低到地電平。 圖6 IDL控制通生CPU內部的時(shí)鐘信號 在MCU內部合理分配時(shí)鐘網(wǎng)絡(luò )。通常有兩種方法：線(xiàn)形緩沖和樹(shù)形緩沖?？紤]到MCU內部時(shí)鐘負載比較大，采用圖5所示的樹(shù)形緩沖將時(shí)鐘電路分成若干分支。時(shí)鐘分配的各個(gè)分支在各級之間具有相同的相對扇出，同時(shí)每個(gè)分支所帶負載數目基本相同，因為不平衡的分支是時(shí)鐘歪斜的主要原因。

3.4 低功耗設計 低功耗設計要求時(shí)鐘網(wǎng)絡(luò )盡量簡(jiǎn)單，晶體管尺寸盡量小，并且應盡量減少不必要的電路節點(diǎn)翻轉，所以設計的MCU一方面要大量采用只有三個(gè)元件組成的靜態(tài)鎖存器，參見(jiàn)圖3;另一方面要有三種工作功率管理模式，即正常、空閑、掉電三種方式，以滿(mǎn)足低功耗方式的應用。因此，內部所使用的時(shí)鐘分三類(lèi)，第一類(lèi)送入部分控制器和數據通道(CPU核)，在低功耗方式(空閑)下時(shí)鐘關(guān)閉，如圖6中的Clk5和Clk6;第二類(lèi)用于控制定時(shí)器，如Clk1和Clk2;第三類(lèi)則用于控制中斷電路和串行口的時(shí)鐘，如Clk3和Clk4。后兩類(lèi)不受低功耗方式的限制。 (1)在掉電方式(PD=1)下，時(shí)鐘信號發(fā)生器及內部所有的功能部件都停止工作。如圖3所示，PD=1時(shí)，封鎖一個(gè)“與非”門(mén)和一個(gè)“或非”門(mén)，使V一直為低電平，輸給R-S觸發(fā)器的單相時(shí)鐘的狀態(tài)被固定，或為低電平或為高電平，這樣整個(gè)芯片的時(shí)鐘信號被凍結。 (2)在空閑方式(IDL=1)下，時(shí)鐘信號繼續提供給中斷邏輯、串行口、定時(shí)器，但CPU 的時(shí)鐘被切斷了。如圖6所示，IDL=1時(shí)，“或非”門(mén)輸出為低電平，“與非”門(mén)輸出為高電平，通過(guò)時(shí)鐘驅動(dòng)器使得Clk5=1、Clk6=0，這樣通往CPU的信號就被凍結了。 圖7 用CSMC 0.6um工藝庫對時(shí)鐘電路的邏輯仿真

4 設計驗證與總結

綜合圖3、圖4、圖6就構成了整個(gè)時(shí)鐘系統。為了對電路進(jìn)行邏輯仿真，首先在CADENCE 的 Composer-schematic中調用CSMC 0.6μm標準單元工藝庫，設置好管子參數，畫(huà)出電路圖。然后進(jìn)入Analog Artist Simulation環(huán)境進(jìn)行參數較理想化的電路仿真。其中clk的脈寬為0.5μs，周期為1μs，將各種信號(如PD、IDL)的上升時(shí)間和下降時(shí)間設置為0.002μs整個(gè)仿真時(shí)間取16μs，參考電壓為5V，得到的仿真結果如圖7所示?？梢钥吹絀1=1時(shí)，通往內部的各時(shí)鐘信號被封鎖;PD=1時(shí)，所有時(shí)鐘(Clk1～Clk6)被凍結;而IDL=1時(shí)只有通往CPU的Clk5和Clk6被凍結，因此各信號滿(mǎn)足設計要求。