德州儀器計劃于2005年第一季度推出采用65納米半導體工藝技術(shù)的樣片

TI 首席技術(shù)官 Hans Stork 說(shuō)：“與 TI 成熟的 90納米生產(chǎn)工藝相比，其 65 納米 CMOS 工藝技術(shù)使晶體管密度提高了一倍，TI可于明年年初為客戶(hù)提供具有65 納米工藝技術(shù)優(yōu)勢的產(chǎn)品，從而確定了TI在該技術(shù)領(lǐng)域的領(lǐng)先地位。隨著(zhù)功能方面的顯著(zhù)增加，TI提供了采用65 納米工藝技術(shù)的高集成度SoC 設計，在產(chǎn)品功耗管理上，我們取得了巨大的進(jìn)步，在業(yè)界處于領(lǐng)先地位?！?/P>

隨著(zhù)多媒體與高端數字消費類(lèi)電子產(chǎn)品的功能不斷被集成到諸如無(wú)線(xiàn)手持終端等產(chǎn)品中，而這些產(chǎn)品通常采用電池供電或對當今極其復雜的處理器所產(chǎn)生的熱量非常敏感，因此低功耗設計成為了 TI 客戶(hù)的主要考慮因素。作為解決這一問(wèn)題總體戰略的一部分，TI 將首先在無(wú)線(xiàn)應用的芯片中推出采用 65納米節點(diǎn)的 SmartReflex™ 動(dòng)態(tài)電源管理技術(shù)。這種創(chuàng )新型技術(shù)將根據用戶(hù)需求自動(dòng)調節電源電壓，有助于控制諸如 TI OMAP™ 應用處理器等器件的功耗。通過(guò)使用 SmartReflex 可以仔細監視電路速度，以調節電壓，實(shí)現在不降低系統性能的情況下準確地滿(mǎn)足性能要求。因此，可以使用最低的功耗來(lái)支持每種工作頻率，從而延長(cháng)電池使用壽命并降低器件產(chǎn)生的熱量。

采用多方面的方法進(jìn)行電源管理
TI在半導體制造基礎設施方面投入了巨額資金，并在開(kāi)發(fā)周期的初始就將其工藝技術(shù)開(kāi)發(fā)與芯片設計方法緊密結合在一起，以充分利用其在整個(gè)產(chǎn)品范圍的專(zhuān)業(yè)技術(shù)。電源管理僅與以下兩個(gè)方面密切相關(guān)：半導體工藝技術(shù)如何應用于內核晶體管層以及電路設計層。TI的若干種創(chuàng )新技術(shù)采用了 65 納米工藝技術(shù)，以降低晶體管在空閑時(shí)的功耗，如手機來(lái)電之前處于待機模式時(shí)的這段時(shí)間。某些 65 納米創(chuàng )新技術(shù)包括 SRAM 存儲區的向后偏置 (back-biasing) 、可使電壓降至極低的保留觸發(fā)電路，該電路無(wú)需重寫(xiě)邏輯，以及SmartReflex 電路，其可根據較高或較低電壓的應用要求做出動(dòng)態(tài)響應以提高性能或降低功耗?？偠灾?，65納米工藝的電源管理創(chuàng )新技術(shù)能夠將功耗降低 1,000 倍。

Sun 微系統公司處理器與網(wǎng)絡(luò )產(chǎn)品小組的執行副總裁 David Yen博士說(shuō)：“TI先進(jìn)的 65納米工藝技術(shù)為 Sun 微系統公司奠定了新一代 64 位處理器設計的基礎，以支持我們‘吞吐量計算’計劃及 UltraSPARC™發(fā)展策略。除了需具備出色的處理性能之外，功耗也是我們歷年都要評估的重要衡量標準。TI 在電路層及晶體管層均采用了其創(chuàng )新技術(shù)，以幫助 Sun 微系統公司在解決芯片及系統級電源管理問(wèn)題方面始終處于領(lǐng)先地位?！?/P>

適用于 SoC 設計的靈活工藝
通過(guò)改進(jìn)90納米工藝以充分利用經(jīng)濟高效的 CMOS，TI 將提供數種優(yōu)化 65微米工藝技術(shù)的方法，以平衡各終端產(chǎn)品或應用的獨特需求。而這一獨特需求通過(guò)調節晶體管的門(mén)長(cháng)度、閾值電壓、門(mén)電介質(zhì)厚度或偏置條件等即可實(shí)現。TI 的 65 納米設計庫將為電路設計人員提供眾多無(wú)可匹敵的選項，其中包含可最大限度提高設計靈活性與優(yōu)化性能的多種不同電壓的晶體管。

極低功耗的產(chǎn)品將延長(cháng)諸如 2.5 與 3G 無(wú)線(xiàn)手持終端、數碼相機以及多媒體功能日益復雜的音頻播放器等便攜產(chǎn)品的電池使用壽命。中檔產(chǎn)品同時(shí)支持基于 DSP的產(chǎn)品以及 TI用于通信基礎設施產(chǎn)品的高性能 ASIC 庫。最高性能的產(chǎn)品（其晶體管門(mén)直徑僅為29納米）可支持諸如 Sun 微系統公司新一代基于 UltraSPARC 處理器的服務(wù)器等產(chǎn)品。TI最高性能的 CMOS 邏輯器件依賴(lài)于門(mén)長(cháng)度極短的晶體管以及高效的門(mén)電介質(zhì)調節能力，以降低電容并提高驅動(dòng)電流。這些是晶體管開(kāi)關(guān)速度方面的主要因素，它們反過(guò)來(lái)又決定了處理器的工作頻率。

TI 以 65 納米的工藝技術(shù)提供了密度極高的嵌入式 SRAM，其一個(gè)單元中的6個(gè)晶體管占用面積還不足 0.5 平方微米，并且 1 平方毫米的面積可提供 1.5 MB的內存。極小型 SRAM 單元使 TI 能夠集成大量的存儲器（接近于其處理器內核），從而加速了應用執行進(jìn)程。此外，SRAM 還是一款非常低成本的嵌入式存儲器解決方案，因為無(wú)需額外的制造過(guò)程。

充分利用最新材料與制造能力的工藝技術(shù)
65納米工藝包括多達 11層與低k 電介質(zhì)集成的銅互連，該電介質(zhì)為有機硅酸鹽玻璃 (OSG) ，其k（介電常數）值為2.8。在首次采用130納米工藝進(jìn)行生產(chǎn)時(shí)驗證該材料合格后，TI 就在采用 90納米工藝的整個(gè)產(chǎn)品系列上引入了 OSG。低k 材料可以降低電容并縮短器件互連層內部的傳播延遲時(shí)間，從而提高了芯片的總體性能。此外，在 NMOS 與 PMOS 晶體管內還集成了其它改進(jìn)技術(shù)，以促使性能提高并最大限度地降低功耗，其中包括：在芯片處理過(guò)程中對晶體管通道的工藝應變誘導，以提高電子與空穴遷移率 (hole mobility)；用于降低門(mén)以及源極/漏極電阻的硅化鎳；以及超淺源極/漏極接面結合技術(shù)。差動(dòng)失調分離器的獨特用途在于其可以單獨對 NMOS 與 PMOS 晶體管進(jìn)行優(yōu)化。

模擬與射頻集成
TI 開(kāi)發(fā)資源庫支持眾多不同的閾值電壓晶體管，為了優(yōu)化電路系統可將這些晶體管組合起來(lái)以實(shí)現更低的功耗或更高的性能；支持多個(gè)包括 SSTL、HSTL、LVDS、DDR II 以及 SerDes的高速 I/O 接口；并支持使用優(yōu)化模擬晶體管與高密度MIM電容器的模擬/混合信號宏。對于片上系統設計，特別是那些針對注重芯片區域的便攜式系統的設計而言，集成這些模擬功能可以實(shí)現更輕便、價(jià)格更低、移動(dòng)性更高的應用。例如，為了在單片解決方案中集成無(wú)線(xiàn)電廣播功能，TI的數字射頻處理器 (DRP) 架構充分利用了極快的 CMOS 開(kāi)關(guān)速度及準確的模擬組件。

TI 的 65 納米工藝技術(shù)是針對 200 毫米與 300 毫米生產(chǎn)系統而開(kāi)發(fā)的，預計將于 2005 年后期正式投產(chǎn)。將于 2004 年 6 月在夏威夷檀香山召開(kāi)的 VLSI 座談會(huì )上，TI 將展示有關(guān) 65 納米低功耗工藝技術(shù)的技術(shù)資料。