基于TMS320C6202的主被動(dòng)復合制導信號處理系統的研制

摘要：介紹了一種適用于主被動(dòng)復合制導實(shí)時(shí)信號處理的多處理器并行處理系統。論述了實(shí)際系統中信號處理器的軟硬件結構和實(shí)現，針對主被動(dòng)復合制導信息處理算法的特點(diǎn)和要求，充分利用了TMS320C6202芯片的軟硬件資源，如DMA、中斷、多通道串口、擴展總線(xiàn)等。經(jīng)過(guò)外場(chǎng)試驗表明，該處理機能朗好地完成主被動(dòng)復合制導的處理任務(wù)，實(shí)現預定目標。關(guān)鍵詞：DSP TMS320C6202 主被動(dòng) 雷達 信號處理 在現代戰爭中，隨著(zhù)戰場(chǎng)環(huán)境的日益復雜化，單一制導方式已經(jīng)不能很好地滿(mǎn)足在復雜戰場(chǎng)環(huán)境下具有良好的戰術(shù)性能的要求。單純采用主動(dòng)或單純采用被動(dòng)制導都存在一定的總是，已經(jīng)不適應現實(shí)的需求。主動(dòng)跟蹤適用范圍廣、信息量大，但一旦受到復雜電子系統的干擾，其工作性能將受到影響，甚至完全失去工作能力；而被動(dòng)制導的角通道精度較高，但缺乏距離分量。因此采用主被動(dòng)復合制導可以彌補單一制導技術(shù)的缺陷，發(fā)揮各自的優(yōu)點(diǎn)，通過(guò)信息的綜合利用使整個(gè)系統在性能上取得互補，從而提高系統總的性能指標。 在主被動(dòng)復合制導中，背景復雜、目標較我，為了有效地從復雜背景中檢測和跟蹤目標，必須采用羅復雜的算法；為了滿(mǎn)足復雜算法的實(shí)時(shí)性要求，需要選用一款高速的DSP芯片進(jìn)行系統設計。目前TI公司的高速定點(diǎn)DSP芯片中，速度最快的是TMS320C64X系列，但TMS320C64X系列現在只有商業(yè)級芯片，不能滿(mǎn)足制導信號處理的環(huán)境，因此選用TMS320C6202，它最高能工作在250MHz的主頻下，峰值處理速度可以達到2000MIPS。1 處理機功能及結構 處理機功能如下： 根據上位機提供的目標距離、角度預定信息，對指定區域進(jìn)行搜索。 能從多目標環(huán)境中分選識別多個(gè)目標。 能對目標的角度、距離進(jìn)行跟蹤并具有抗干擾功能。 處理機的總體結構如圖1所示。 整個(gè)信號處理器由兩塊信號處理板和一塊電源板組成，分別完成主動(dòng)通道的信號處理及主被動(dòng)的數據融合、被動(dòng)通道的信號處理主整個(gè)系統的電源轉換和產(chǎn)生。兩塊信號處理板之間通過(guò)同步串口通訊。另外，主動(dòng)信號處理板產(chǎn)生的時(shí)鐘和定時(shí)信號通過(guò)軟線(xiàn)提供給被動(dòng)信號處理板。2 系統的硬件和軟件設計 2.1 信息處理系統原理框圖 信號處理機原理框圖如圖2所示。主要工作通道有兩個(gè)：主動(dòng)通道和被動(dòng)通道。主動(dòng)通道完成波門(mén)內的目標檢測，被動(dòng)通道則在全程上完成干擾檢測。然后對主、被動(dòng)通道檢測到的信息進(jìn)行融合，再對目標進(jìn)行跟蹤。 2.2 信息處理系統硬件組成 2.2.1 主動(dòng)信號處理板 主動(dòng)信號處理板主要完成雷達回波信號的數據采集、目標的搜索跟蹤、主被動(dòng)的數據融合以及各種定時(shí)信號的產(chǎn)生。主動(dòng)信號處理板的結構如圖3所示。 主動(dòng)信號處理板采用兩片TMS320C6202，在圖中標準為DSP0和DSP1。兩片DSP的周邊除了最小系統所必需的時(shí)鐘、復位電路、調試JTAG口外，還外掛了SBSRAM以提高系統的存儲容易，另外還有用來(lái)固化系統運行程序的引導FLASH。DSP1主要完成數據要集預處理任務(wù)，所以它的擴展總線(xiàn)上連接了六片同步FIFO，用來(lái)存儲A/D采樣后的雷達回波數據；DSP0則主要完成數據融合和控制的任務(wù)，故其EMIF總線(xiàn)上連接了低速A/D、低速D/A、異步串口，用來(lái)接收和輸出天線(xiàn)角度信息及控制信號。兩片DSP之間則通過(guò)64KB的高速雙口RAM和McBSP交換數據信息。雙口RAM的采用是考慮到它具有兩套數據和地址總線(xiàn)，非常適合作為系統之間的接口存儲器?？偟膩?lái)說(shuō)，這種設計可以減小單個(gè)DSP信號處理負擔，同時(shí)使得整個(gè)系統擁有一定的處理裕量。 TMS320C6202的EMIF總線(xiàn)上需要訪(fǎng)問(wèn)很多器件，其中一些器件的信號電平和TMS320C6202并不匹配，再加上不同速度器件的混合訪(fǎng)問(wèn)，所以在實(shí)際系統中需要考慮如何分配EMIF存儲空間以及加入適當的緩沖隔離的問(wèn)題。這里以DSP0的外部存儲器接口設計為例進(jìn)行說(shuō)明。參見(jiàn)圖4。 TMS320C6202整個(gè)EMIF外部空間最大容易為64MB，處理器內部將它分成四個(gè)子空間，并對每個(gè)子空間提供獨立的選通信號，也就是圖4中標注的CE0～CE3。 當處理器設置為ROM引導時(shí)，上電后首先從CE1空間讀取64KB數據到地址0處，然后程序從地址0處開(kāi)始執行，所以引導FLASH必須配置在CE1地址空間。EPM7128的選通信號則通過(guò)高位地址譯碼獲得。圖3對于CE2空間，通過(guò)EPLD地址譯驪將該空間進(jìn)一步細化，分配給三個(gè)低速器件。 這樣分配地址空間是基于如下一些考慮： （1）由于TMS320C6202只能對每個(gè)地址空間統一地設置訪(fǎng)問(wèn)器件類(lèi)型和訪(fǎng)問(wèn)時(shí)序，所以設計時(shí)盡可能將訪(fǎng)問(wèn)速度相近的器件放置在同一個(gè)地址空間，如低速A/D、低速D/A以及導步串口都分配在CE2空間，這樣有利用EMIF寄存器的設計。 （2）訪(fǎng)問(wèn)速度較高的器件在PCB布局時(shí)應當盡量靠DSP，緩沖級數要少，以減小總線(xiàn)延遲，提高訪(fǎng)問(wèn)速度。 （3）對于SBSRAM或SDRAM，由于訪(fǎng)問(wèn)的時(shí)鐘頻率較高，應當直接掛在TMS320C6202的EMIF總線(xiàn)上。 圖4中加入了隔離電路，主要是基于如下考慮： （1）TMS320C6202本身輸出信號帶負載的能力不是很強，增加緩沖隔離電路可以提高信號的驅動(dòng)能力。 （2）緩沖驅動(dòng)芯片在未選通時(shí)輸入輸出均處于高阻狀態(tài)，且其輸入容性負載也很小，只有幾pF，所以可以用來(lái)隔離器件，避免由于大的容性負載而造成的上沖、下沖、信號上升下降沿變緩等信號完整性問(wèn)題。 （3）采用的緩沖芯片的輸出管腳在片內都串接有一個(gè)小電阻，用作源端匹配電阻，用以吸引信號反射能量，從而可以改善輸出信號質(zhì)量。圖4（4）由于低速A/D芯片的輸出信號電平和TMS320C6202的信號電平不匹配，而緩沖隔離芯片可以兼容二者，所以需要加入緩沖隔離。 （5）由于TMS320C6202為BGA封裝，在PCB布局布線(xiàn)時(shí)其周邊的布局空間是有限的，加入緩沖隔離可以延長(cháng)信號傳輸距離，從而增大PCB布局的自由度。 當然，加入緩沖隔離后肯定會(huì )引起信號的傳輸延遲，從而降低訪(fǎng)問(wèn)器件的速度，所以牽涉到高速器件時(shí)必須充分考慮這一點(diǎn)。 另外，設計中采用兩片EPLD（EPM7128AETI100-7和EPM7256144-7），主要完成定時(shí)信號、片選信號和控制信號的產(chǎn)生，這樣有利于系統的升級和二次開(kāi)發(fā)。 2.2.2 被動(dòng)信號處理板 被動(dòng)處理板結構如圖5所示?？梢钥闯鍪潜粍?dòng)信號處理板和主動(dòng)信號處理板的板型基本相同，只是由于被動(dòng)信號處理板的處理量相對主動(dòng)信號處理板較少，故只采用一片TMS320C6202。為了實(shí)現主、被動(dòng)信號處理板的同步，將主動(dòng)信號處理板的時(shí)鐘信號、定時(shí)同步信號引出并提供給了被動(dòng)信號處理板。 TMS320C6202的多通道串口為同步串口，由于具有很強的可編程性，如時(shí)鐘、幀同步和時(shí)鐘源都是可以軟件設置的，因此實(shí)現起來(lái)非常簡(jiǎn)單，最多只需要7根信號線(xiàn)就可以了。所以通過(guò)它實(shí)現主、被動(dòng)信號處理板之間少量的數據交換非常方便。 2.2.3 電源板 整個(gè)系統所需要的電源品種較多，有數字3.3V、1.8V、5V和模擬的+/-5V、+/-15V。其中3.3V、1.8電源的功耗較大，整個(gè)系統功耗在18W左右。設計中，為了避免數字信號和模擬信號的相互干擾，數字電源和模擬電源分別產(chǎn)生。 2.2.4 設計難點(diǎn) 信號處理板設計的難點(diǎn)主要是高頻率數字電路設計和模/數電路的混合設計。由于TMS320C6202工作在250MHz的主頻下，其外部存儲設備也工作在很高的時(shí)鐘頻率下，因此PCB布局布線(xiàn)時(shí)需要考慮信號的完整性問(wèn)題。在實(shí)際設計過(guò)程當中，通過(guò)選擇合適的總線(xiàn)拓撲結構、合理的疊層結構，對高速數字信號線(xiàn)在仿真的基礎上加入適當的端接消除信號反射問(wèn)題，較好地解決了信號的完整性問(wèn)題。 由于信號處理板上模擬器件和數字器件共享，并且模擬部分的信號電平也存在較大差別，如低速A/D轉換器的輸入信號在%26;#177;10V之間，而高速A/D轉換器的模擬輸入信號只有幾百mV，所以設計當中一方面應充分考慮數字電路對模擬電路的干擾問(wèn)題。在實(shí)際系統中，采取器件隔離、元器件合理布局、電源濾波等方法，例如在運放和ADC的電源端，采用串接鐵氧體磁芯來(lái)獲得較好的濾波效果，模擬地、數字地僅在電源入口處一點(diǎn)連接，最終比較好地解決了噪聲串擾問(wèn)題，A/D轉換器的精度均達到系統要求。 2.3 信息處理系統軟件設計 整個(gè)處理機需要編寫(xiě)軟件的是三個(gè)EPLD和三個(gè)DSP。EPLD完成各種時(shí)序的產(chǎn)生和控制以及一些簡(jiǎn)單的地址譯碼，編寫(xiě)不是很復雜；軟件設計的重點(diǎn)是三個(gè)DSP的功能分配和軟件的編寫(xiě)。 整個(gè)信號處理機的DSP處理流程如圖6所示。根據信號處理機的硬件結構和計算量的大小，將各個(gè)DSP的功能和流程分配如下： （1）主動(dòng)板DSP1 %26;#183;利用DM將高速A/D轉換器采集的數據從FIFO讀到片內。利用DMA傳數有兩個(gè)原因：①高速A/D的FIFO連在TMS320C6202的擴展總線(xiàn)（XBUS）上，擴展總線(xiàn)工作在I/O口工作方式，只有DMA能訪(fǎng)問(wèn)，CPU不能進(jìn)行讀寫(xiě)；②利用DMA可以將傳數和數據處理并行起來(lái)，充分利用DSP的處理能力。 %26;#183;對讀入的數據進(jìn)行非相參積累和恒虛警檢測。 %26;#183;提取跟蹤波門(mén)的面積中心和角誤差信息。 %26;#183;將檢測到的信息通過(guò)雙口RAM送到DSP0。 （2）主動(dòng)板DSP0 %26;#183;從雙口RAM接收DSP1的檢測結果。 %26;#183;對DSP1的檢測結果進(jìn)行二次檢測。 %26;#183;根據二次檢測結果控制導引頭狀態(tài)的切換。 %26;#183;通過(guò)低速A/D轉換器獲得天線(xiàn)的角度和速度，通過(guò)低速A/D轉換器控制天線(xiàn)的角度或速度。 %26;#183;通過(guò)多通道串口（MCBSP）接收被動(dòng)通道的檢測信息，完成主被動(dòng)信息融合。 %26;#183;通過(guò)異步串口和上位機進(jìn)行通訊：傳送導師引頭狀態(tài)或連接上位機命令。（3）被動(dòng)板DSP %26;#183;利用DMA讀取高速A/D采樣數據。 %26;#183;對采樣數據進(jìn)行檢測。 %26;#183;將檢測結果通過(guò)MCBSP送給主動(dòng)板DSP0。 DSP的軟件開(kāi)發(fā)一般分為三個(gè)階段：（1）編寫(xiě)C代碼；（2）如果不滿(mǎn)足實(shí)時(shí)性要求，則要優(yōu)化C代碼；（3）若仍不滿(mǎn)足實(shí)時(shí)性要求，則要對關(guān)鍵性代碼用線(xiàn)性匯編改寫(xiě)。對于本文所設計的信號處理機，由于利用了三個(gè)高速的DSP芯片并行處理，再加上對C程序進(jìn)行了人工優(yōu)化和TI提供的C編譯器具有的良好的編譯性能，整個(gè)程序都是利用C代碼實(shí)現，完全能夠滿(mǎn)足信號處理實(shí)時(shí)性的要求。 本文設計的以TMS320C6202為核心處理器的信號處理機已應用于某導引頭的原理樣機，并經(jīng)過(guò)外場(chǎng)試驗，性能指標滿(mǎn)足了系統各方面的要求，效果理想。