多DSP系統實(shí)現雷達極化信號兩對IQ的采集和處理

摘要：基于雷達極化信號處理技術(shù)，設計了一種多DSP方案，實(shí)現對雷達極化信號兩對IQ的采集和極化處理。主要包括：采集和校正、極化參數估計、極化濾波、極化檢測、PCI接口等功能單元。介紹通過(guò)總線(xiàn)開(kāi)關(guān)多DSP共享數據的方法、多DSP之間的時(shí)序控制、PCI訪(fǎng)問(wèn)存儲器等幾個(gè)難點(diǎn)問(wèn)題。 關(guān)鍵詞：極化 多DSP系統 總線(xiàn)開(kāi)關(guān) 時(shí)序 系統設計的背景是接收和處理L波段脈沖體制窄帶警戒雷達變極化改裝后輸出的雙路IQ信號。雙路正交天線(xiàn)接收和下變頻解調系統的框圖見(jiàn)圖1。水平IQ信號反映了雷達目標回波水平方向反射的幅度和相位信息，垂直IQ信號反映了雷達目標回波垂直方向反射的幅度和相位信息。綜合雙路IQ信息，可以得到雷達目標回波的極化狀態(tài)。極化處理單元的設計是本文討論的重點(diǎn)。 1 極化信號采集和處理系統電路的設計 1.1 電路設計概況 電路提供了極化采集和處理的硬件平臺。功能單元包括：采樣和校正、術(shù)化特征參數計算單元、虛擬極化加權單元、根據檢測單元、總控單元以及PCI接口等。圖1電路實(shí)現框圖如圖2、圖3所示。該電路的特點(diǎn)是功能模塊化、邏輯編程控制。多DSP（4片TMSC5402）同時(shí)工作，靈活方便地實(shí)現各種極化算法。 1.2 采集和幅相校正 極化信號的采集要求四路信號保持良好的幅相一致性。因此四路信號經(jīng)過(guò)信號調理和AD采樣后，在CPLD1中做FIR幅相校正。修正包括天線(xiàn)通道在內的通道不一致以及正交垂直度的誤差。 1.3 總線(xiàn)開(kāi)關(guān)和DSP數據共享 四路數字化的IQ信號存放在乒乓存儲的DPRAM中，由CPLD做總線(xiàn)開(kāi)關(guān)切換邏輯，使極化數據可以被DSP1和DSP2單片分時(shí)共享。圖21.4 極化特征參數估算單元（DSP2） 該單元利用采集到的極化數據，估算目標或者雜波的特征極化。采用TI公司的C5402DSP完成。TMS320C54x系列是TI公司TMS320 DSP家族中的一個(gè)定點(diǎn)DSP系列。該系列采用16位先進(jìn)的修正哈佛總線(xiàn)結構，內建具有高度并行性的邏輯算術(shù)單元、專(zhuān)用硬件邏輯、豐富的片上外設以及多種片上存儲器組織，由于采用6級深度的指令流水線(xiàn)，大大提高了程度的執行?；緟等缦拢簳r(shí)鐘頻率100MHz，單指令周期10ns，片上雙口RAM（DARAM）16K字，片上ROM 4K字。數據/程序空間為64K/64K字，還有6個(gè)DMA通道。DSP2讀取數字化的極化數據，并差別如在工作窗口之內，則啟動(dòng)估算程序。估算出的目標或雜波的特征極化，送到DPRAM中，由DSP1單元讀走。 1.5 幅相加權單元（DSP1） 該單元對采集的極化數據進(jìn)行虛擬加權處理。權系數來(lái)自于極化特征參數估算單元（DSP2）。加權運算后的數據通過(guò)FIFO緩存以后，DA輸出。另外也可以送到下一個(gè)DSP單元做極化檢測等處理。圖31.6 極化檢測和合并單元（DSP3） 該單元接收經(jīng)過(guò)DSP1單元做極化濾波處理的極化數據，做極化檢測算法驗證。同時(shí)做點(diǎn)跡合并，送到FIFO緩存。通過(guò)PCI接口送到顯控計算機，顯示極化運算效果。該單元也采用C5402DSP完成。 1.7 總控單元（DSP4） 該單元是整個(gè)電路的總控。傳達顯示計算機的操作模式指令到各個(gè)分單元。觀(guān)察窗口的建立、按方位排序和取消等工作也由該單元完成。另外，極化參數估算單元的結果也通過(guò)該單元送到DPRAM中緩存。顯控計算機通過(guò)PCI接口讀取極化參數。該單元采用TI TMS C5402完成。1.8 PCI接口 PCI接口采用PLX9054實(shí)現。采用C模式。顯控計算機讀寫(xiě)FIFO和DPRAM，實(shí)現傳達工作模式控制極化參數讀取以及極化處理后數據讀取的任務(wù)。 1.9 SDC方位單元 該單元接收雷達自整角機送來(lái)的400Hz方位信號，通過(guò)SDC模塊轉換成數字量。CPLD對SDC模塊做邏輯控制和方位數字量的緩存。方位信息一路送到PCI接口給顯示計算機；一路送到DSP2單元，判斷方式是否進(jìn)入預定的工作窗口。 1.10 邏輯控制 板上所有邏輯均由CPLD或者FPGA控制。靈活方便，易于修改。 2 幾個(gè)難點(diǎn)問(wèn)題的設計 2.1 總線(xiàn)開(kāi)關(guān)實(shí)現多DSP共享數據 圖4方法用的芯片多，對板上的譯碼控制、印制板走線(xiàn)都帶來(lái)困難。設計采用了總線(xiàn)切換和乒乓讀的方式見(jiàn)圖5，用一片CPLD實(shí)現兩個(gè)DSP對一組數據的分享。方法是DSP1先讀上面兩片DPRAM，與此同時(shí)，DSP2讀下面兩片DPRAM。也就是DSP1數據總線(xiàn)掛在上面兩片DPRAM上，DSP2數據總線(xiàn)掛在下面兩片DPRAM上。當DSP1讀完后發(fā)信號SW_EN1置1申請交換。同樣，DSP2讀完后也發(fā)SW_EN2置1申請交換。如果SW_EN1和SW_EN2均為1，即可以交換，DSP1上數據線(xiàn)掛在下兩片DPRAM，而DSP2數據線(xiàn)掛在上兩片DPRAM上。實(shí)現兩個(gè)DSP共享交叉讀一組雙口RAM數據。注意：切換發(fā)生后，產(chǎn)生一個(gè)信號SW_BUS，兩個(gè)DSP各自采樣到這個(gè)信號，表示可以讀另外兩片DPRAM的數據了。從時(shí)序圖6上可以看到，總線(xiàn)切換后，有20ns左右的不穩定期。所以在收到SW_BUS信號為1時(shí)，DSP要延時(shí)20ns再讀另外的兩片DPRAM。也就是DSP讀操作前加兩個(gè)NOP指令。 2.2 多DSP時(shí)序配合 系統上有4片DSP，各DSP均以雷達重復脈沖為工作節拍產(chǎn)生中斷，各分系統任務(wù)在一個(gè)雷達中斷完成。每個(gè)DSP處理數據的流程都是：讀數、處理、輸出。當DSP用到前面DSP處理后的數時(shí)，要比前面的DSP工作節拍慢一個(gè)中斷周期。如圖7，DSP1處理第n周期時(shí)，DSP3在處理第n-1周期的數。DSP3接收DSP1處理后的放在FIFO中的數據，DSP3處理的數據和DSP1處理的數據時(shí)間上相差一個(gè)中斷時(shí)間，也就是一個(gè)雷達脈沖周期。圖62.3 PCI接口訪(fǎng)問(wèn)存儲器設計 設計采用基于PLX9054的數據采集方案；采用9054 C模式、PCI局部端掛存儲器的方法。PCI總線(xiàn)通過(guò)9054讀取采集卡中存于FIFO的DPRAM中的數據。設計工作非常簡(jiǎn)單。用戶(hù)所做的工作為三個(gè)： 一是燒與串行EEPROM值。設置自己對系統的有關(guān)資源分配、中斷等信息的要求。 二是對PCI局部總線(xiàn)的地址并結合相關(guān)控制線(xiàn)進(jìn)行譯碼，選通相應的存儲器。圖7三是利用windriver提供的驅動(dòng)程序，在系統上編寫(xiě)讀寫(xiě)PCI設備的應用程序。 這樣，就很方便地實(shí)現了PCI設備的數據采集。