寬帶多速率解調器的設計與實(shí)現

　　摘要：對符號定時(shí)恢復環(huán)路、載波恢復環(huán)路算法進(jìn)行了分析和仿真，提出了寬帶多速率解調器的總體結構和同步的硬件實(shí)現方案.根據QPSK信號的特點(diǎn)，對載波同步算法進(jìn)行了簡(jiǎn)化.對實(shí)現的解調器樣機進(jìn)行了性能測試和分析．測試結果表明,該解調器可以工作在2-45 MS／s符號速率下，當符號速率小于10 MS／s時(shí)，中頻環(huán)路的誤碼性能指標與理論值之差小于1 dB；當符號速率大于10MS/s時(shí)，中頻環(huán)路的誤碼性能指標與理論值之差小于1．6dB．

　　關(guān)鍵詞：寬帶多速率解調器；定時(shí)同步；載波同步

　　解調器作為數字接收機中的關(guān)鍵部分，對通信系統的整體性能有著(zhù)重要的影響．隨著(zhù)多媒體業(yè)務(wù)的發(fā)展，對無(wú)線(xiàn)通信寬帶傳輸的需求越來(lái)越大，而無(wú)線(xiàn)信道環(huán)境是時(shí)變的，為了適應在不同的信道條件下傳輸不同的業(yè)務(wù)，作者研究了寬帶多速率QPSK解調器中的關(guān)鍵算法，給出了基于SPW的性能仿真結果．在此基礎上,研究了寬帶多速率解調器的FPGA實(shí)現方案，并對研制的樣機進(jìn)行了性能測試．

　　1 寬帶多速率解調器算法設計

　　1．1符號定時(shí)恢復環(huán)路

　　傳統的符號定時(shí)恢復環(huán)路采用模擬器件(如VCO)控制A／D采樣時(shí)鐘實(shí)現同步采樣．在寬帶多速率條件下，改變采樣時(shí)鐘將帶來(lái)相位抖動(dòng)，從而影響接收機的性能．因此，異步采樣的符號定時(shí)恢復結構逐漸得到了廣泛應用．圖1為異步采樣的符號定時(shí)恢復原理框圖.

　　插值器的任務(wù)是根據幾個(gè)連續輸入的采樣點(diǎn)x(mTs)，計算出插值點(diǎn)y(kTi)的值，并且完成采樣率轉換．常用的插值器包括線(xiàn)性?xún)炔迤?、分段拋物線(xiàn)內插器和立方拉格朗日內插器.

　　在采樣率相對較低的情況下，立方拉格朗日內插器在性能和復雜度上可以達到良好的折衷．

　　定時(shí)控制器用于產(chǎn)生插值器的基點(diǎn)，并且計算小數間隔μk，它可以由累減的NCO和小數間隔μk產(chǎn)生單元實(shí)現.

　　定時(shí)誤差檢測器采用Gardner算法.由于該算法每個(gè)符號只需2個(gè)采樣點(diǎn)，并且符號定時(shí)誤差的提取與載波恢復無(wú)關(guān)，因此已經(jīng)被廣泛應用于數字解調器的設計中．

　　1．2 載波恢復環(huán)路

　　圖2為基于解旋轉的載波恢復環(huán)路的原理框圖．相位誤差檢測器采用基于最大后驗概率的相位誤差檢測算法。其算法表達式為

　　式中I和Q為兩支路信號的硬判決．該算法為判決反饋型,因此可以在較高信噪比下獲得好的檢測性能.

　　1．3 基于SPW的同步環(huán)路性能仿真

　　用SPW軟件對系統進(jìn)行建模．A／D采樣率設為96 MHz，對于2和8MS／s符號速率的采樣信號分別進(jìn)行12倍和4倍的CIC抽取，對于32和45MS/s符號速率則旁路CIC濾波器．圖3為用SPW仿真得到的2～45 MS/s符號速率QPSK信號的誤比特率(PBER)與Eb／No關(guān)系曲線(xiàn)．仿真結果表明，在低速率條件下，采用上述算法，Eb／No的損失小于0．5 dB；在高速率條件下，Eb／No的損失為1．0dB.

　　2 寬帶多速率解調器的實(shí)現

　　設計的寬帶多速率解調器框圖如圖4所示，本振和A／D采樣的時(shí)鐘信號都不受反饋環(huán)路的控制，符號定時(shí)恢復和載波恢復由FPGA全數字實(shí)現.圖中略去了自動(dòng)增益控制(AGC)環(huán)路、鎖定檢測、數字時(shí)鐘管理等模塊，這些模塊在設計中均已經(jīng)實(shí)現．設計使用的芯片為xilinx公司生產(chǎn)的VirtexⅡXC2V1000-5 FPGA．

　　2．1 多速率調整單元的實(shí)現

　　由于要求設計的寬帶多速率解調器需要在2～45 MS／s符號速率可變的QPSK信號下正常工作，因此模擬I-Q解調器后的模擬低通濾波器需要按照最大符號速率時(shí)所占用的30 Mtz帶寬設計.對于較低符號速率，由于模擬部分無(wú)法濾除寬帶噪聲，需要在FPGA中設計數字低通濾波器．另一方面，由于采用了固定時(shí)鐘異步采樣的符號定時(shí)恢復結構，在低符號速率條件下，需要對采樣數據進(jìn)行抽取，減少數據處理量，從而降低FPGA芯片功耗.因此，設計中在A(yíng)／D采樣后進(jìn)行了CIC抽取，濾除寬帶噪聲，并且調整采樣率.圖5為速率調整單元示意圖．其中，CIC濾波器實(shí)現整數倍抽取，抽取倍數L與符號速率和采樣速率之比有關(guān)，插值器實(shí)現小數倍抽取.這種CIC濾波器與插值器相結合的結構，使得只要對基帶信號的采樣率滿(mǎn)足采樣定理，設計的解調器在理論上都可以采用統一的結構實(shí)現，需要改變的僅僅是CIC抽取倍數以及定時(shí)控制器的參數．

　　2．2 符號定時(shí)恢復電路的實(shí)現

　　插值器是變系數的FIR濾波器，其系數可以由兩種方法產(chǎn)生：一種是在線(xiàn)計算方法；另一種是將系數存儲在ROM里，然后由量化的小數間隔μk進(jìn)行查表．前者通常選擇多項式插值器，因為這類(lèi)插值器可以由Farrow結構實(shí)現．但是由于Farrow結構的延遲可能造成反饋環(huán)路不穩定，因此作者選擇基于ROM的結構.圖6為基于ROM的立方拉格朗日插值器的實(shí)現結構.

　　所需ROM的容量由小數間隔μk的精度和FIR系數的精度共同決定．SPW定點(diǎn)仿真表明，μk取5 bit已經(jīng)可以滿(mǎn)足應用要求.FIR系數取13 bit因此，需要的總ROM容量為1 664 bit，它可以方便地用VirtexⅡFPGA中嵌入的硬核BlockRAM實(shí)現．

　　定時(shí)控制器的結構見(jiàn)文獻。

　　2．3 載波恢復電路的實(shí)現

　　載波恢復電路可根據圖2給出的結構實(shí)現.其中的相位誤差檢測器可作如下簡(jiǎn)化.

　　與圖2中的結構相比，式(2)節省了兩個(gè)乘法器，其結構如圖7所示．

　　高速解調器的基帶信號處理子模塊均用Verilog硬件描述語(yǔ)言實(shí)現.表1為在Xilinx公司的VirtexⅡxC2V1000-5 FPGA芯片中實(shí)現上述模塊的資源占用情況．

　　3 性能測試結果

　　對寬帶多速率解調器進(jìn)行了中頻環(huán)路的誤碼率性能測試，測試平臺如圖8所示.

　　矢量信號發(fā)生器選用Agilent公司的E4438C,其最高符號速率可達50 MS/s；噪聲發(fā)生器為Noise／Com公司的NC6110；信號功率和噪聲功率通過(guò)Agilent公司的頻譜分析儀8561E測量，然后將測得的SNR轉換為相應的Eb／No．

　　圖9為寬帶多速率解調器工作時(shí)，利用xilinx公司的ChipSeope軟件，通過(guò)JTAG口讀出的數據其中，圖9a為A／D采樣后進(jìn)入FPGA的基帶信號星座圖；圖9b為解調器完成符號定時(shí)恢復和載波恢復后輸出的信號星座圖；圖9c為小數間隔μk隨時(shí)間的變化；圖9d為環(huán)路濾波器輸出的誤差信號．由于采樣速率與符號速率為整數倍關(guān)系，因此小數間隔μk具有周期性，在幾個(gè)固定值之間變化.實(shí)際應用中，A／D的采樣速率與符號速率可能是無(wú)理數倍關(guān)系,這時(shí)小數間隔μk的取值將不再具有周期性．

　　誤碼率測試結果如圖10所示.測試結果表明，作者設計實(shí)現的寬帶多速率解調器可對高達45 MS／s符號速率的QPSK信號進(jìn)行解調.與理論值相比，在誤比特率相同的條件下，在符號速率2～10 MS／s范圍內，Eh／No相差小于1．0 dB，在45 MS/s時(shí)相差小于1．6 dB．

　　解調器在45MS／s時(shí)性能損失的原因在于A(yíng)／D的采樣率小于100 MHz,因此對于45 MS／s的QP-SK信號，每個(gè)符號的采樣點(diǎn)數小于2．3，因此帶來(lái)插值定時(shí)恢復結構性能的惡化，引起誤碼率上升提高A／D的采樣速率或設計低采樣率下性能更好的插值濾波器，將會(huì )進(jìn)一步提高解調器在高符號速率下的性能．