基于FPGA和DSP的CCD圖像采集系統硬件設計

　　當CCD產(chǎn)生的視頻信號為模擬信號對，對其直接傳輸、存儲和處理比較困難，須要將模擬視頻信號轉換為數字視頻信號，以便對其進(jìn)行處理，并進(jìn)行高效可靠的傳輸和存儲。當前，數字圖像采集和處理系統不僅要面臨高速寬帶、高精度的挑戰，而且對采樣時(shí)機、采樣點(diǎn)數、采樣速率的可控性也提出了較高的要求，本文提出了一種實(shí)時(shí)圖像采集和處理系統的設計方法，該系統以TMS320DM642[1-2]為核心，結合視頻解碼芯片SAA7115H和OSD FPGA構成實(shí)時(shí)圖像采集和處理系統電路。

　　1 系統總體設計

　　1.1 系統結構

　　本系統以TMS320DM642為核心，采用模塊化設計思想，整個(gè)系統主要由視頻解碼芯片(A/D轉換芯片)、可編程邏輯門(mén)陣列(OSD FPGA)、TMS320DM642及外圍電路組成。外圍電路主要包括CCD攝像機、SDRAM圖像存儲器、FLASH程序存儲器及TMS320DM642外圍電路(復位、電源連接等)。圖1為該系統的結構框圖。

　　1.2 系統工作原理

　　由CCD攝像頭攝入的PAL制圖像傳送到SAA7115解碼器，SAA7115解碼器將信號轉變成并行的BT.656圖像碼流送至TMS320DM642視頻口VP0，TMS320DM642將其再解碼，得到YUV(4:2:2)格式的圖像，并通過(guò)EDMA傳輸到動(dòng)態(tài)存貯器（SDRAM）中存儲，圖像大小為每場(chǎng)720×288（寬×高），每幀720×576（寬×高）。CPU通過(guò)訪(fǎng)問(wèn)SDRAM中的圖像數據，依照相應的程序進(jìn)行相應的圖像處理。

　　在實(shí)時(shí)圖像處理系統中，為了不影響數據處理速度，需要在恒速的CCD圖像采集與變速的TMS320DM642圖像處理之間加入緩沖電路，緩沖采用TMS320DM642視頻口的片內FIFO和片外SDRAM的乒乓緩存結構?！捌古也僮鳌笔且粋€(gè)經(jīng)常應用于數據流控制的處理方法，如圖2所示，其處理流程為：輸入數據流通過(guò)指針等時(shí)地將數據流分配到數據緩沖區1、2和3中，在第1幀的時(shí)間，將輸入的數據流緩存到1；第2幀將輸入的數據流緩存到2，與此同時(shí)，將1的數據作運算處理。在下個(gè)緩沖周期，再次切換，將輸入的數據流緩存到3，與此同時(shí)，將2的數據運算處理。如此循環(huán)，A、B、C、D、E為其5種狀態(tài)。

　　乒乓操作的最大特點(diǎn)是按節拍、相互配合地切換，將經(jīng)過(guò)緩沖的數據流不停頓地進(jìn)行運算及處理。把乒乓操作模塊當作一個(gè)整體，此模塊兩端的輸入數據流與輸出數據流均是連續不斷的，沒(méi)有任何停頓，因此非常適合進(jìn)行流水線(xiàn)式處理，完成數據的無(wú)縫緩沖與處理。

　　2 功能模塊設計

　　2.1 視頻采集模塊

　　本系統采用Philips公司的SAA7115視頻解碼芯片將CCD模擬視頻進(jìn)行數字化，然后傳給TMS320DM642的視頻端口進(jìn)行處理，同時(shí)分離水平同步(XRH)和垂直同步(XRV)等信號。

　　視頻解碼芯片采用SAA7115，省去時(shí)鐘同步電路的設計，簡(jiǎn)化接口電路，提高系統的可靠性。由攝像機采集到的模擬信號經(jīng)過(guò)視頻端子進(jìn)入到解碼器SAA7115的模擬端Al11，經(jīng)模擬處理和A/D轉換后產(chǎn)生數字色度信號和亮度信號，分別對其進(jìn)行處理。亮度信號處理的結果一路送到信號處理器，進(jìn)行綜合處理，產(chǎn)生Y和UV信號，經(jīng)格式化后采用4:2:2 YUV格式從IPD[7-0]輸出直接連接到TMS320DM642視頻口的VP0[9-2]管腳；另一路經(jīng)過(guò)同步分離器，由數字PLL產(chǎn)生相應的同步信號與TMS320DM642的VP0CTL0和VP0CTL1相連，同時(shí)PLL驅動(dòng)時(shí)鐘發(fā)生器，產(chǎn)生27 MHz的時(shí)鐘同步信號LLC，輸出到TMS320DM642的VP0CLK0管腳。解碼器SAA7115與TMS320DM642的視頻接口的原理如圖3所示。

　　所有這些功能均在I2C總線(xiàn)控制下完成。SCL作為I2C接口的時(shí)鐘線(xiàn)與TMS320DM642的SCL相連，SDA作為I2C接口的數據地址線(xiàn)與TMS320DM642的SDA相連。通過(guò)SCL和SDA的時(shí)序配合，可由TMS320DM642向SAA7115的寄存器寫(xiě)入數據或讀出數據。

　　2.2 TMS320DM642圖像處理模塊

　　本系統中視頻口VP0作為輸入，與視頻解碼器SAA7115的IPD相連。從解碼器SAA7115出來(lái)的BT.656數據流進(jìn)入VP0口后，經(jīng)由BT.656捕獲通道，進(jìn)入到視頻口緩沖區中，每個(gè)視頻口都有1個(gè)5 120 B的視頻輸入/輸出緩沖區，視頻口輸人的數據分別進(jìn)入捕獲FIFO A和FIFO B，其中Y緩存2 560 B，Cb和Cr緩存分別為1 280 B。根據輸出的同步脈沖產(chǎn)生幀存儲器的地址信號、讀寫(xiě)和片選等控制信號，將圖像逐幀存入SDRAM存儲器中，通過(guò)中斷通知TMS320DM642讀取。TMS320DM642通過(guò)EDMA事件實(shí)現視頻口緩沖區和片內L2存儲器之間的數據傳遞。用戶(hù)編程設定1個(gè)緩沖區閾值用以產(chǎn)生EDMA事件。BT.656格式的數據流經(jīng)由捕獲通道分別進(jìn)入各自的緩沖區，并打包成64 B的雙字。當雙字增至緩沖區閾值時(shí)觸發(fā)EDMA事件，存儲器映射寄存器即作為EDMA數據傳輸的源地址。為保證每一場(chǎng)的數據能夠全部傳完且沒(méi)有遺漏，每次EDMA傳輸的數據大小應等于閾值。由于TMS320DM642的強大處理能力，用戶(hù)算法作為任務(wù)線(xiàn)程嵌入TMS320DM642軟件系統中。

　　2.3 外圍存儲模塊

　　本系統的TMS320DM642在視頻圖像的處理時(shí)，處理過(guò)程中會(huì )產(chǎn)生大量數據，而其內部最多僅有256 KB的RAM，所以需要擴展大容量的外部存儲器才能滿(mǎn)足數據處理的需要。本系統選用2片SDRAM用于存儲程序、數據和緩存數字視頻信息，選用1片FLASH存儲器用于固化程序和一些掉電后仍需保存的用戶(hù)數據。SDRAM芯片和FLASH芯片均通過(guò)TMS320DM642的EMIF口實(shí)現無(wú)縫連接[3]。TMS320DM642的EMIF有4個(gè)獨立的可設定地址的區域，稱(chēng)為芯片使能空間（CE0～CE3），當FLASH和FPGA映射到CE1時(shí)，SDRAM占據CE0，CE3的一部分被配置給OSD功能的同步操作和擴展的FPGA中的其他同步寄存器操作。本系統合并形成了一個(gè)64 bit長(cháng)的外部存儲器端口，將地址空間分割成了4個(gè)芯片使能區，允許對地址空間進(jìn)行8 bit、16 bit、32 bit和64 bit的同步或不同步的存取，并且使用了芯片使能區CE0、CE1和CE3。CE0被發(fā)送給64 bit的SDRAM總線(xiàn)，CE1被8 bit的FLASH和FPGA功能使用，CE3被設置成同步功能。

　　2.3.1 SDRAM存儲器

　　本系統采用MT48LC4M32B2[4]來(lái)構成SDRAM存儲器，大小為1 M×32 bit×4 banks， 在CE0空間連接了64 bit的SDRAM總線(xiàn)?？偩€(xiàn)由外部PLL驅動(dòng)設備控制，在133MHz的最佳運行狀態(tài)下運行，SDRAM的刷新由TMS320DM642自動(dòng)控制。TMS320DM642的EMIF與SDRAM接口圖如圖4所示。

　　2.3.2 FLASH存儲器

　　本系統擴展4 M的FLASH，映射在CE1空間的低位。FLASH寄存器選用4 M×8 bit的AM29LV033C。FLASH寄存器主要用來(lái)導入裝載和存儲FPGA的配置信息。CE1空間被配置成8 bit，FLASH寄存器也是8bit。由于CE1的可利用地址空間小于FLASH的空間，所以利用FPGA可產(chǎn)生3個(gè)擴展頁(yè)。這些擴展的線(xiàn)形地址通過(guò)FPGA的FLASH基礎寄存器進(jìn)行定義，復位后的默認值是000。TMS320DM642的EMIF和FLASH的接口圖如圖5所示。

　　2.4 OSD FPGA模塊

　　FPGA負責完成所有芯片的接口和控制，其中包括SAA7115與I2C總線(xiàn)的接口、復位控制信號以及與TMS320DM642的EMIF接口和外設接口等，其體系結構圖如圖6所示。本系統的OSD FPGA功能模塊的芯片型號為Xilinx XC2S300E-6PQ208C[5]，主要用來(lái)完成以下工作：

　　(1)通過(guò)寄存器使用TMS320DM642外部存儲器接口(EMIF);

　　(2)通過(guò)可編譯寄存器使用TMS320DM642的EMIF接口控制GPIO；

　　(3)產(chǎn)生EMIF緩沖控制信號（DIR和OE）；

　　(4)提供對于PLL1708的連續控制接口；

　　(5)為FLASH產(chǎn)生3頁(yè)bit空間；

　　(6)使用SAA7115的同步信號。

　　2.5 電源和復位模塊

　　該系統通過(guò)單+5 V供電，在板子內部轉換為+1.4 V和+3.3 V，為各器件供電。+3.3 V為T(mén)MS320DM642的I/O口、解碼器及其他芯片的電源，+1.4 V為T(mén)MS320DM642 CPU內核電源。TMS320DM642內核電壓+1.4 V，外設I/O電壓+3.3 V，降低內核電壓主要是降低功耗，外部接口引腳采用+3.3 V電壓，便于直接與外部器件接口。由于是2種不同的電壓，所以要考慮供電系統的配合問(wèn)題。在加電過(guò)程中，保證CPU內核電源先加電，最晚也應當與外設I/O電源同時(shí)加電。關(guān)閉電源時(shí)，先關(guān)閉I/O電源，再關(guān)閉內核電源。如果內核加電晚于I/O，則會(huì )發(fā)生內部總線(xiàn)競爭，從而產(chǎn)生不可預定的結果。因此，選用電源芯片TPS54310[6]獲得上述2種電壓，并利用其電源輸出有效引腳PG和允許電壓輸人引腳EN保證TMS320DM642的內核和I/O上電掉電順序。

　　為防止系統程序進(jìn)入死循環(huán)或因電壓波動(dòng)而產(chǎn)生異常，本系統用看門(mén)狗芯片來(lái)控制系統復位。這里采用TI的TPS3823-33DBVT[7]看門(mén)狗芯片，它由+3.3 V電源供電，能對電源電壓進(jìn)行監控，當電源電壓降至2.93 V以下時(shí)觸發(fā)復位信號，使整個(gè)系統進(jìn)入復位狀態(tài)，直至電源電壓復原，復位信號的最小長(cháng)度為200 ms。同時(shí)，還含有一看門(mén)狗計時(shí)器，用來(lái)監測來(lái)自處理器芯片的跳變沿觸發(fā)信號，如果1.6 s內未接收到觸發(fā)信號，它同樣讓系統進(jìn)入復位狀態(tài)并持續200 ms，這樣可在系統程序進(jìn)入死循環(huán)后重新啟動(dòng)系統。TMS320DM642電源與復位電路的連接圖如圖7所示。

　　3 抗干擾設計

　　由于高頻脈沖噪聲對本系統危害最大，為了提高系統的抗干擾性能，可采取以下措施：

　　(1)優(yōu)化PCB印制板的設計。在本系統中應當：

　?、俨捎枚潭鴮挼膶Ь€(xiàn)來(lái)抑制干擾。時(shí)鐘引線(xiàn)、總線(xiàn)驅動(dòng)器的信號線(xiàn)常有大的瞬變電流，其印制導線(xiàn)要盡可能短。對于分立元件電路，印制導線(xiàn)寬度在1.5 mm左右即可滿(mǎn)足要求；對于集成電路，印制導線(xiàn)寬度在0.5 mm～1.0 mm之間選擇；

　?、趥鬏敹喾N電平信號時(shí)，盡量把前、后沿時(shí)間相近的電平信號劃為一組傳輸；在雙面印制板的背面布置較大面積的地線(xiàn)區域，可對部件產(chǎn)生的高頻脈沖噪聲起到吸收和屏蔽的作用；分開(kāi)模擬和數字電源層；

　　(2)增加總線(xiàn)的抗干擾能力。采用三態(tài)門(mén)形式的總線(xiàn)結構，并給總線(xiàn)接上拉電阻，使總線(xiàn)在瞬間處于穩定的高電平而避免總線(xiàn)出現懸空狀態(tài)。

　　本文面向實(shí)時(shí)圖像采集和處理，采用模塊化設計思想，以TMS320DM642、SAA7115、OSD FPGA等實(shí)現了視頻圖像采集和處理系統的硬件電路，該系統電路簡(jiǎn)單、結構緊湊、調節靈活、可靠性高、實(shí)時(shí)性強的特點(diǎn)，通過(guò)驗證，滿(mǎn)足設計的應用要求，可為今后視頻圖像采集和處理的進(jìn)一步研發(fā)提供參考。