SDH中E1接口分接復用器VHDL設計及FPGA實(shí)現
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3 分接復用器的VHDL及狀態(tài)轉移圖設計
3.1 分接復用器頂層VHDL建模Top level及系統功能仿真
1 系統發(fā)送頂層建模的VHDL端口描述
Library IEEE
Use IEEE.STd_LOGIC_1164.all
--引用庫說(shuō)明；
EnTIty TRAN_TOP is
Port RESET IN STD_LOGIC
--system reset signal
XCLK_IN IN STD_LOGIC
--14.336MHz input high clock
DATAIN IN STD_LOGIC --12.544MHz input data
CLK12M OUT STD_LOGIC--12.544MHz input clock
READCLK_OUT OUT STD_LOGIC--2.048MHz
Output clock
ROUT OUT STD_LOGIC_VECTOR 6 downto 0
--2.048MHz7route
--output data ；
end TRAN_TOP
2 系統發(fā)送頂層建模的VHDL仿真波形
如圖3所示，
送來(lái)的10M二進(jìn)制的一幀數據DATAIN為"1100010001幀頭1111111111 11111111111111111111111111111000000001幀尾"。把它分接為7路2M的數據如下：
ROUT0 00111111110插入的SYNC10111110每7bit固定插入'0'10111... 空閑碼
ROUT1 00111111110插入的SYNC10111110每7bit固定插入'0'10111... 空閑碼
ROUT2 00111111110插入的SYNC01111110每7bit固定插入'0'10111... 空閑碼
ROUT3 00111111110插入的ＳＹNＣ01111110每7bit固定插入'0'10111... 空閑碼
ROUT4 00111111110插入的ＳＹNＣ01111110每7bit固定插入'0'00111... 空閑碼
ROUT5 00111111110插入的ＳＹNＣ11111110每7bit固定插入'0'01111... 空閑碼
ROUT6 00111111110插入的ＳＹNＣ01111110每7bit固定插入'0'0 1111... 空閑碼
這樣，從仿真波形可知電路完成了每幀二進(jìn)制10Ｍ數據分接為７路2Ｍ數據時(shí)在每路2Ｍ數據中插入SYNC 0111111110、每7bit固定插入'0'以及在10Ｍ數據每幀分接完后插入全1空閑碼的操作。
3 系統接收頂層建模的VHDL端口描述
Library IEEE
UseIEEE.std_logic_1164.all --引用庫說(shuō)明；
Entity RCV_TOP is
port (RESET IN STD_LOGIC
--system reset signal
XCLK IN STD_LOGIC
--14.336MHz input high clock
CLKIN IN STD_LOGIC_VECTOR 6
DOWNTO 0
--2.048MHz 7 rout input clock
DATAIN IN STD_LOGIC_ VECTOR6
DOWNTO 0
-- 2.048MHz 7 rout input data
CLK_OUT OUT STD_LOGIC
--12.544MHz output clock
DATAOUT OUT STD_LOGIC
--12.544MHz output data
end RCV_TOP
4 系統接收頂層建模的VHDL仿真波形
如圖4所示
7路包含有SYNC0111111110及每7bit插入'0'的兩幀2M數據通過(guò)接收系統被正確地 復接為10M數據。HEAD_FLAG和END_FLAG分別為復接幀數據的幀頭幀尾指示信號。
這里的7路仿真數據相互之間的延遲不同，其中第DATAIN0延遲最大8bit，通過(guò)系統仿真可以證明7路2M數據間的延遲差最大可到125bit，遠遠超過(guò)技術(shù)要求的1~6bit。這樣，從系統上確保了設計的可行性。
3.2 狀態(tài)轉移圖設計方法
為去除毛刺，本設計中的計數器全部采用格雷碼計數器。因為格雷碼計數器從前一個(gè)狀態(tài)到后一個(gè)狀態(tài)的變化同時(shí)只有一位矢量發(fā)生狀態(tài)反轉如：對于一個(gè)8位計數器它的計數狀態(tài)變化是：000→001→011→010→110→111→101→100，故對它譯碼時(shí)可以防止競爭冒險現象，從而消除了電路在譯碼時(shí)可能產(chǎn)生的毛刺。對于有大量狀態(tài)轉移的電路，采用狀態(tài)轉換圖輸入法方便、直觀(guān)；在FOUNDATION工具中，狀態(tài)圖輸入又可以轉化為VHDL語(yǔ)言，這又大大提高了電路設計的靈活性。
4 功能仿真、后仿真和FPGA實(shí)現
本設計采用自頂向下(top-down)的設計方法。但為確保設計的可行性，對于每一個(gè)子模塊都進(jìn)行了功能仿真和后仿真。用foundation 工具做功能仿真時(shí)，電路中沒(méi)有器件延時(shí)和線(xiàn)延遲，只能從電路的功能上驗證設計的正確性；而后仿真能模擬實(shí)際電路中的器件延時(shí)和線(xiàn)延時(shí)，從而能進(jìn)一步驗證設計在實(shí)際工作中的正確性。最后本設計在FPGA上(Xilinx Spartan XCS30TQ144)實(shí)現，其工作頻率可達到20MHz，并在SDH系統的光纖環(huán)網(wǎng)上通過(guò)了測試。
5 FPGA驗證及問(wèn)題討論
(1)FPGA驗證時(shí)的7路2M數據間的延遲差
為了驗證7路數據在傳輸中有不同延時(shí)，分接復用器依然能正常工作，就需要模擬出7路不同的延時(shí)來(lái)。有三種不同的實(shí)現方法來(lái)完成：
·這7路不同的延時(shí)可以在FPGA內部用不同的非門(mén)串起來(lái)實(shí)現；
·可以采用74系列器件在FPGA外部完成不同延時(shí)的模擬；
·在FPGA內部用不同級數的D觸發(fā)器來(lái)模擬7路不同的延時(shí)。
在本設計中采用的是第三種。該方法的好處是易于控制不同路的延時(shí)，只要改變不同路中D觸發(fā)器的級數就可以改變7路不同的延時(shí)。
(2)為提高分接復用器的傳輸效率，可采用不固定插"0"法，例如HDLC中的插"0"法。
(3)可以通過(guò)在綜合時(shí)進(jìn)一步加約束來(lái)提高分接復用器的工作頻率。
本文中的分接復用器為系統通信提供了靈活的速率選擇，可根據不同需要，以2Mbps為基數來(lái)配置各種數據速率。本設計中采用VHDL輸入法及狀態(tài)圖輸入法，大大縮短了設計周期，提高了設計的可靠性，并且大大增加了設計的可移植性。該設計的成功表明硬件描述高級語(yǔ)言VHDL是硬件設計的一種十分有效的手段。
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