USB系統組成及模塊設計

　　1 引 言

　　USB ,是英文Universal Serial BUS（通用串行總線(xiàn)）的縮寫(xiě)，而其中文簡(jiǎn)稱(chēng)為“通串線(xiàn)，是一個(gè)外部總線(xiàn)標準，用于規范電腦與外部設備的連接和通訊。是應用在PC領(lǐng)域的接口技術(shù)。USB接口支持設備的即插即用和熱插拔功能。USB是在1994年底由英特爾、康柏、IBM、Microsoft等多家公司聯(lián)合提出的。

　　隨著(zhù)半導體工藝技術(shù)的發(fā)展，集成電路設計者能夠將愈來(lái)愈復雜的功能集成到單硅片上。SoC是將系統集成在一塊芯片上，包括微處理器、模擬IP核、數字IP核和存儲器（或片外存儲控制接口）等。SoC的一項關(guān)鍵技術(shù)即為IP（Intellectual Property）復用技術(shù)。IP核是指在電子設計中預先開(kāi)發(fā)的用于系統芯片設計的可復用構件，系統設計者在進(jìn)行一個(gè)復雜設計時(shí)將眾多IP核在一個(gè)芯片上有效集成，從而構成一個(gè)功能強大的系統。

　　在設計IP核時(shí)應注意其可重用性，為了增強IP核的可能重用性，使IP核能更好地適應不同總線(xiàn)結構的SoC平臺，可以為IP核設計一個(gè)總線(xiàn)接口模塊。該模塊主要完成片上總線(xiàn)的協(xié)議轉換和實(shí)現，稱(chēng)之為總線(xiàn)適配器（BusAdapter）。其特點(diǎn)為：IP核與外部的片上總線(xiàn)標準無(wú)關(guān)，其邏輯相對固定，只需對相應的總線(xiàn)適配器進(jìn)行配置就能夠有效地集成于不同片上總線(xiàn)的SoC平臺。當前SoC中常用的總線(xiàn)協(xié)議有三種分別是：ARM公司的AMBA、Silicore公司的WISHBONE SoC Interconnection Archi—tecture和Ahera的Avalon總線(xiàn)。

　　本文實(shí)現的USB IP核中，設計了總線(xiàn)適配器，在綜合前針對WishBone總線(xiàn)或AMBA ASB總線(xiàn)通過(guò)宏定義進(jìn)行設置，從而使USB IP核能夠直接集成于WishBone或AMBA ASB總線(xiàn)的SoC系統中。

2 USB系統組成部分

　　系統主要分為三個(gè)部分：主機、設備和互連。在任何的系統中，只有一個(gè)主機，與主機系統的接口稱(chēng)作主機控制器。他可由硬件、固件和軟件綜合實(shí)現。設備可以分為功能性設備即外設和集線(xiàn)器，前者作為系統的功能擴展設備而后者作為設備的擴展連接點(diǎn)?；ミB定義了主機和外設的連接和通信方式。包括總線(xiàn)拓撲結構、內部分層關(guān)系、數據傳輸模型和總線(xiàn)訪(fǎng)問(wèn)控制等幾個(gè)部分。一個(gè)簡(jiǎn)單的系統可以由一臺主機和一個(gè)外設構成。

3 USB的模塊設計

3．1 模塊劃分

　　USB IP核主要是實(shí)現了USBl.1協(xié)議，在對整個(gè)協(xié)議分析的基礎上，整個(gè)IP核共分成五大模塊：串行接口引擎模塊、協(xié)議層模塊、端點(diǎn)控制模塊、端點(diǎn)存儲模塊和總線(xiàn)適配器模塊。串行接口引擎主要是支持最底層的USB協(xié)議，由于USB協(xié)議中為了增加抗干擾對比特流進(jìn)行了“不歸零碼（Non Return to Zero Invert）”的編解碼，同時(shí)為了可以從比特流中提取同步信號用了“位填充”和“位剔去”。串行接口主要完成比特流方面的處理。協(xié)議層模塊則主要是完成解包和打包。在USB協(xié)議中，數據緩沖區用了端點(diǎn)（Endpoint）這個(gè)概念，不同的緩沖區用了不同的端點(diǎn)號來(lái)區分，端點(diǎn)存儲模塊就是相應的數據緩沖區。端點(diǎn)控制模塊主要是端點(diǎn)控制寄存器和端點(diǎn)狀態(tài)寄存器，對端點(diǎn)進(jìn)行相應的控制?？偩€(xiàn)適配器模塊主要是在不同總線(xiàn)結構的SoC中，對USB IP核總線(xiàn)接口進(jìn)行相應的配置，從而可以進(jìn)行無(wú)縫連接到相應的SoC中。USB IP核模塊劃分如圖1所示。

3．2 串口接口引擎

　　串口接口引擎主要是完成USB協(xié)議中比特流的處理。根據數據的傳輸方向可分為發(fā)送部分和接收部分。發(fā)送部分即為USB設備給USB主機發(fā)送數據，接收部分則為USB設備從USB主機那里接收數據。如圖2所示。

　　接收部分：從同步域中恢復出12

　　MHz的時(shí)鐘信號，接收主機過(guò)來(lái)的比特流對其進(jìn)行不歸零碼（NRZI）解碼，剔除位填充然后進(jìn)行串并轉換，最后將轉換后的數據以字節的形式傳給協(xié)議層。接收部分還要能判斷出一個(gè)包的開(kāi)始，在USB傳輸過(guò)程中，是以包為單位的，因此接收部分首先要測包的開(kāi)始SOP（Start

　　of Packet），所有包都是從同步字段（SYNC）開(kāi)始的，同步字段是產(chǎn)生最大的邊緣轉換密度（Endge Transition

　　Density）的編碼序例。以NR—ZI編碼的二進(jìn)制串“KJKJKJKK”同步字段最后2位是同步字段結束的標記，同時(shí)標志了包標識符（Pacekt

　　Iden一tiler，PID）的開(kāi)始。只有當檢測到包SOP才開(kāi)始后面的NRZI解碼、去位填充和串并操作，否則就繼續處于等待階段。

　　在接收部分還需要有檢錯部分，在檢查到傳輸過(guò)來(lái)的數據有錯誤時(shí)，要進(jìn)行相應的錯誤處理。如在NRZI解碼后，在對數據進(jìn)行去位填充時(shí)發(fā)現了有連續7個(gè)“1”則可以認為數據在傳輸過(guò)程中出現了錯誤，數據包已經(jīng)損壞，必須通知協(xié)議層。在接收部分需要特別注意的是：在接收USB主機過(guò)來(lái)數據時(shí)，是不同的時(shí)鐘域，因此必須考慮到亞穩態(tài)問(wèn)題。在本設計中，由于只處理單個(gè)比特信號，因此用了兩級寄存器來(lái)消除亞穩態(tài)。

　　發(fā)送部分：將協(xié)議層打包好的加上同步字段，然后進(jìn)行并串轉換，將字節形式轉換成比特流形式，接著(zhù)根據協(xié)議將數據進(jìn)行位填充和NRZI編碼，通過(guò)D+和D一信號傳送給USB主機。這個(gè)同步字段也是告訴USB主機有一個(gè)新數據包發(fā)送過(guò)來(lái)了，在發(fā)送部分還要產(chǎn)生包結束EOP（End of Packet）的信號。