基于Simulink的CIC梳狀濾波器的設計

摘要：CIC梳狀濾波器具有結構簡(jiǎn)單、規整，占用存儲量小，不需要乘法器，實(shí)現簡(jiǎn)單且速度高等特點(diǎn)，在高速抽取或插值系統應用廣泛。采用DSP Builder軟件工具，在Simulink平臺上構建了一級4階CIC梳狀濾波器仿真模型，通過(guò)多種EDA工具仿真與分析，最終在EP2C35F484C8型FPGA得到了最高響應速度為138.89 MHz的高速CIC梳狀濾波器，其性能遠優(yōu)于DSP通用處理器的實(shí)現方式。

0 引言

CIC(Cascade Integrator Comb)濾波器最早由Hogenauer提出，后來(lái)出現了很多改進(jìn)的結構形式。隨著(zhù)芯片技術(shù)的快速發(fā)展、多相濾波技術(shù)的廣泛應用以及無(wú)線(xiàn)通信市場(chǎng)的迅速成長(cháng)，CIC低通濾波器得到了廣泛的應用。長(cháng)期以來(lái)，CIC梳狀濾波器一般是在通用DSP處理器上實(shí)現的，由于DSP處理器的順序執行特性的限制，其速度很難滿(mǎn)足一些高速抽取與插值系統的需要。FPGA具有優(yōu)良的全硬件并行執行的特性，研究CIC梳狀濾波器的設計及其FPGA實(shí)現具有重要的現實(shí)意義。

本文采用DSP Builder建模的方法，研究一級4階CIC梳狀濾波器及其FPGA實(shí)現方法，為CIC梳狀濾波器設計及其FPGA實(shí)現的研究提供了一種新的思路。

1 CIC梳狀濾波器原理

CIC濾波器沖激響應如式(1)所示：

?

?

單級CIC數字濾波器的結構如圖1所示。

?

?

?

?

?

?

頻率區間(0～2π/R)為CIC數字濾波器的主瓣，其他區間稱(chēng)為其旁瓣。不難看出，隨著(zhù)信號頻率的增大，CIC數字濾波器的旁瓣電平不斷減小。其中，第一旁瓣電平表達式如式(6)所示：

?

?

圖2是CIC抽取濾波器的幅頻特性，可見(jiàn)，單級CIC濾波器的旁瓣電平比較大。

?

?

2 基于DSP Builder的FPGA開(kāi)發(fā)方法

圖3是利用DSP Builder軟件工具來(lái)開(kāi)發(fā)FPGA的基本流程。設計第一步是建模，主要是調用DSPBuilder軟件中的元件構建數字系統模型。之后對建立的模型進(jìn)行仿真測試。

?

?

仿真通過(guò)之后再運行Signal Compiler信號編譯器將模型轉化成寄存器傳輸級硬件描述語(yǔ)言。然后利用QuartusⅡ軟件進(jìn)行編譯、邏輯綜合、適配(結構綜合)及時(shí)序網(wǎng)表提取等操作，最后生成編程文件和時(shí)序網(wǎng)表文件。最終再下載到FPGA/CPLD芯片上進(jìn)行硬件測試。

3 CIC梳狀濾波器建模

調用DSP Builder工具包中的模塊，構建了CIC濾波器單元結構模型，如圖4所示。CIC梳狀濾波器主要由加減法器和延遲單元組成。

?

?

將基本單元模型封裝成一個(gè)子系統，構建一級CIC樹(shù)狀濾波器仿真模型如圖5所示。濾波器輸入信號由典型的正弦信號疊加白噪聲組成，經(jīng)一級CIC梳狀濾波器后送示波器輸出結果。

?

?

4 仿真與結果分析

圖6是CIC梳狀濾波器模型仿真結果，其中圖6(上)為梳狀濾波器輸入信號波形，圖6(下)為輸出信號波形?？梢钥闯?，經(jīng)過(guò)一級CIC梳狀濾波器后，輸入信號中的高頻噪聲得到了較好的抑制。

?

?

模型仿真通過(guò)以后，運行Signal Compiler信號編譯器，將模型轉換成VHDL語(yǔ)言程序，產(chǎn)生測試向量文件，然后用ModelSim進(jìn)行寄存器傳輸級仿真，仿真結果如圖7所示，可以看出，RTL寄存器傳輸級仿真結果與Matlab中模型仿真結果基本一致，進(jìn)一步驗證了模型的正確性。

?

?

再調用QuartusⅡ進(jìn)行邏輯綜合與適配，最終在A(yíng)ltera公司CycloneⅡ系列EP2C35F484C8型FPGA上得到了最高響應頻率為138.89 MHz的CIC梳狀濾波器，其性能遠高于采用DSP通用處理器實(shí)現的濾波器。

5 結語(yǔ)

CIC梳狀濾波器的設計及其FPGA實(shí)現具有重要的意義。本文采用DSP Builder系統建模的方法研究CIC梳狀濾波器的設計具有重要的參考價(jià)值。當然，本文只研究了一級四階CIC梳狀濾波器的性能，在實(shí)際應用中，可以根據需要進(jìn)行二級或者多級級聯(lián)，以提高CIC梳狀濾波器的整體性能。