一款基于FPGA的I2C總線(xiàn)的設計方案

異步時(shí)鐘域的轉換，采用兩級寄存器的結構。輸入濾波器采用5 級寄存器的結構。當采樣到連續5 個(gè)高電平時(shí)，輸出才為高電平，否則為低電平。接口部分的寄存器全都用FPGA 的系統時(shí)鐘驅動(dòng)。

2.2 I2C SLAVE 控制邏輯的實(shí)現

I2C SLAVE 控制邏輯狀態(tài)機是整個(gè)模塊的核心，所有I2C 總線(xiàn)相應的控制都由其完成。狀態(tài)機有四個(gè)狀態(tài)：IDLE,START,SAMPLE 和STOP 組成。Verilog 的定義如下：

`define IDLE 2'b00

`define START 2'b01

`define STOP 2'b10

`define SAMPLE 2'b11

下面介紹各個(gè)狀態(tài)的功能。當I2C 總線(xiàn)無(wú)任何操作時(shí)控制器在IDLE 狀態(tài)下，并保持。當接口邏輯判斷到START 條件時(shí)，控制器跳轉到START 狀態(tài)下，并做好接受第一個(gè)字節的準備，包括初始化bit計數器。接著(zhù)開(kāi)始接受第一個(gè)字節包含7bit的地址和1bit 的讀寫(xiě)狀態(tài)位。當采集完第一個(gè)字節后，控制器跳到SAMPLE 狀態(tài)下，開(kāi)始執行數據字節的接受或發(fā)送。是接受或發(fā)送的狀態(tài)由前一字節的最后1bit 的讀寫(xiě)狀態(tài)位決定。

當讀寫(xiě)狀態(tài)位為高時(shí)，表示I2C 總線(xiàn)的讀操作，FPGA 邏輯發(fā)送數據。讀寫(xiě)狀態(tài)位為低時(shí)，表示I2C 總線(xiàn)的寫(xiě)讀操作，FPGA邏輯接受數據。接著(zhù)FPGA 邏輯發(fā)出一個(gè)ACK 信號后，表示可以進(jìn)行讀寫(xiě)操作。那么就進(jìn)入到SAMPLE 狀態(tài)下，正常讀或寫(xiě)一個(gè)字節(也可以連續的讀寫(xiě)多個(gè)字節，對此沒(méi)有限制)。在完成8bit 數據讀寫(xiě)后，I2C 的主器件會(huì )發(fā)出一個(gè)STOP 條件操作。fpga 邏輯收到后，就跳轉到STOP 狀態(tài)，并在幾個(gè)時(shí)鐘周期后，自動(dòng)跳轉到IDLE 狀態(tài)下。從而完成一個(gè)完整的I2C 總線(xiàn)的讀或寫(xiě)操作。

當然也包括一些異常處理，以防止狀態(tài)機處在一個(gè)不確定的狀態(tài)下。在SAMPLE 狀態(tài)下如果遇到意外的START 條件時(shí)，即上次的總線(xiàn)操作沒(méi)有完成就開(kāi)始了下次的操作，則控制狀態(tài)機會(huì )跳轉到START 狀態(tài)下，而開(kāi)始接受這次新的總線(xiàn)操作，而上次的操作為無(wú)效。由如在SAMPLE 狀態(tài)下，但是又收到一個(gè)START 條件。還有如在STOP 狀態(tài)收到一個(gè)START 條件，處理也和上面一樣。下圖4 介紹了I2C SLAVE 控制邏輯狀態(tài)機的狀態(tài)跳轉圖。

如上圖所示，在 SAMPLE 狀態(tài)下，可以連續的讀寫(xiě)數據，而地址是在讀寫(xiě)完一個(gè)字節后由FPGA 邏輯自動(dòng)加1 的。這樣做使得I2C 總線(xiàn)的一次操作就可以連續對多個(gè)字節讀或寫(xiě)。提高的總線(xiàn)的使用效率。

以下是在modelsim6.0 下進(jìn)行的行為級仿真的時(shí)序圖。

由自行編制的I2C 總線(xiàn)主器件BFM 驅動(dòng)進(jìn)行測試。圖5 I2CSLAVE 控制器寫(xiě)時(shí)序圖。圖6 I2C SLAVE 控制器讀時(shí)序圖。

3 結論

本方案通過(guò)介紹SLAVE 模式的特點(diǎn)，給出設計的原理框圖和modelsim 下的行為仿真時(shí)序圖。在A(yíng)ltera 的Cyclone II 系列中用Quartus II 12.0生成的模塊時(shí)鐘頻率可達到180MHz,占用的資源Totalcombinational functions 為83 個(gè)，Total registers 為41 個(gè)。而在實(shí)際應用中達100MHz 左右。證實(shí)了本方案操作簡(jiǎn)便，效果不錯。