時(shí)域反射儀的硬件設計與實(shí)現----關(guān)鍵電路設計(一)

為了完成順序延時(shí)的目的，必須確定50M和50.5M的時(shí)鐘信號在什么時(shí)候才能同相對齊，通過(guò)圖今4可以看到，當兩時(shí)鐘信號對齊以后，根據兩者的周期差的原理，50M的時(shí)鐘信號的1號位置的上升沿必定對應了50.5M時(shí)鐘信號的高電平，而在同相對齊之前的一個(gè)時(shí)鐘，即50M時(shí)鐘信號的98號位置的上升沿必定對應50.5M時(shí)鐘信號的低電平。根據這一推理，可以利用D觸發(fā)器的原理，將50M時(shí)鐘信號作為觸發(fā)時(shí)鐘信號，將50.5M時(shí)鐘信號作為被觸發(fā)信號，則當兩時(shí)鐘信號剛好達到同相對齊時(shí)，D觸發(fā)器的輸出端從低電平變成高電平;當兩時(shí)鐘信號剛好達到反相對齊時(shí)，D觸發(fā)器的輸出端則從高電平變成低電平。D觸發(fā)器輸出呈周期變化，周期T=20ns*99=1.980us，約為50OKHz的周期信號。該設計方法形同一個(gè)振蕩電路，兩時(shí)鐘信號是振蕩源。OSC_OUT作為振蕩輸出信號，上升沿表示同相對齊，下降沿表示反相對齊。設計結構和時(shí)序仿真結果如圖4-5和4-6所示。

從圖4一6可以看到，振蕩輸出信號的周期為1.9781us，與前面計算結果基本保持一致

確定兩個(gè)時(shí)鐘信號的同相對齊點(diǎn)后，即可以實(shí)現步進(jìn)延時(shí)的目的。由圖4-4己知，要實(shí)現0.2ns的延時(shí)，就可以在對齊之后，通過(guò)對50.5M時(shí)鐘信號進(jìn)行計數，計數值為N，即被延時(shí)了0.2*N的時(shí)間間隔。為此可將圖4-5中的D觸發(fā)器的輸出端作為計數器的使能控制信號，當D觸發(fā)器的輸出端由低電平向高電平變化時(shí)，計數器開(kāi)始對50.5M的時(shí)鐘信號計數，計數輸出結果與預設次數做比較，當相等時(shí)，則表示達到預設的延時(shí)效果，此時(shí)比較器的輸出狀態(tài)即可被認為是輸出脈沖信號的上升沿。脈沖延時(shí)控制電路如圖4一7所示。

在圖4-7中，比較器的輸出端POSEDGE對應了圖4-1脈沖產(chǎn)生電路中的D觸發(fā)器的輸入信號，從D觸發(fā)器輸出端即可產(chǎn)生時(shí)域反射測量所需的脈沖信號。圖4-8、4-9給出了脈沖延時(shí)控制電路產(chǎn)生的0.2ns和2ns延時(shí)情況下的仿真時(shí)序圖。