時(shí)域反射儀的硬件設計與實(shí)現----關(guān)鍵電路設計(一)

3.1低壓窄脈沖源設計

脈沖信號源的整體設計包括脈沖信號的產(chǎn)生模塊設計、脈沖信號等效延時(shí)模塊設計，脈沖信號放大、發(fā)送模塊的設計。

3.1.1脈沖信號產(chǎn)生

脈沖的寬度通過(guò)計數器的方式來(lái)進(jìn)行控制，一個(gè)上升沿啟動(dòng)一個(gè)D觸發(fā)器產(chǎn)生一個(gè)從低到高的電平變化，該電平變化作為脈沖的上升沿，同時(shí)用該高電平啟動(dòng)一個(gè)計數器計數，計數時(shí)鐘的周期為Δt。計數值輸出端作為一個(gè)比較器的一個(gè)輸入，比較器的另一個(gè)輸入端被預置一個(gè)計數次數N，N的大小決定脈沖寬度，當計數器的輸出與N值相同時(shí)，比較器輸出一個(gè)狀態(tài)信號將D觸發(fā)器清零，此時(shí)一個(gè)脈寬為N*Δt的脈沖信號已經(jīng)產(chǎn)生。如圖4一1所示。

從脈沖產(chǎn)生電路可知，POSEDGE信號通過(guò)D觸發(fā)器產(chǎn)生脈沖信號的前沿，同時(shí)該前沿使能一個(gè)8位寬度的二進(jìn)制計數器，計數器的輸出與預設寬度數值做比 較，當達到預設寬度時(shí)，比較器輸出端產(chǎn)生的上升沿信號觸發(fā)另一個(gè)D觸發(fā)器產(chǎn)生一個(gè)高電平信號(脈沖狀態(tài)信號)，該高電平信號將前面的D觸發(fā)器清零，即輸出 了脈沖信號的下降沿。PULs一ST是一個(gè)復位信號，高電平有效，即在產(chǎn)生脈沖以后需要將計數器和狀態(tài)信號清掉，以便為下次脈沖產(chǎn)生做準備?？梢钥吹?，復位信號必須要和第2個(gè)D觸發(fā)器的輸出端進(jìn)行相與后才能工作，也就是說(shuō)復位信號必須在脈沖完成之后才有效。

從上面兩個(gè)仿真圖可以觀(guān)察出，產(chǎn)生出來(lái)的脈沖寬度都超過(guò)了設定值，產(chǎn)生了誤差，可以看到誤差，主要是因為在POSEDGE信號上升沿時(shí)，計數脈沖信號過(guò)了半個(gè)周期才到，因此該誤差剛好為半個(gè)周期計數脈沖的時(shí)間，即為2.5ns，該誤差就是我們常說(shuō)的±1誤差。在實(shí)際測量中，脈沖信號的前沿是最關(guān)心的部分，因此寬度的不準確性對于測量不會(huì )造成影響。

3.1.2脈沖信號延時(shí)

前面已經(jīng)討論過(guò)，在時(shí)基為100ns/div時(shí)，剛好達到ADC的最大采樣極限(250MsPs)，當時(shí)基進(jìn)入更快檔位時(shí)，如果要進(jìn)行正常的顯示就需要更多的數據。通過(guò)兩種辦法可以實(shí)現：軟件插值和等效采樣。采用軟件插值的方式會(huì )導致脈沖信號沿失真，影響測量準確度，在這里采用順序時(shí)間等效采樣，即將采樣信號與脈沖信號做相對延時(shí)，相對延時(shí)的時(shí)間△t越小，等效采樣率越大，經(jīng)過(guò)多次采樣后，得到顯示所需要的數據。為了保證波形刷新率，等效采樣率隨時(shí)基可變，即時(shí)基不同時(shí)，相對延時(shí)的時(shí)間△t也不同。與此同時(shí)，在進(jìn)行順序等效的時(shí)候，時(shí)基越小，需要的等效延時(shí)的次數越多，即顯示單次波形需要采樣的次數越多。

表4一1給出了在不同時(shí)基情況下的相對延時(shí)的時(shí)間△t、采樣次數和等效采樣率。