先進(jìn)高速傳輸接口及高速DDR存儲器技術(shù)

當今的IC設計大幅增加了許多功能，必須運用既有的驗證有效IP組件，以滿(mǎn)足上市前置時(shí)間的要求。但是，由于功能要求與技術(shù)制程的差異，各公司必須提供的IP種類(lèi)太多。創(chuàng )意電子的IP生態(tài)系統(IP Eco-System)為整體解決方案之一環(huán)，讓客戶(hù)能夠便于選擇及使用GUC創(chuàng )意電子、TSMC臺積電公司和其它IP供應商的產(chǎn)品，為設計人員提供最廣泛的設計選擇，以實(shí)時(shí)而且高成本效益的方式，完成自己的專(zhuān)案。

　　創(chuàng )意電子專(zhuān)精于為客戶(hù)提供適當的方法、技術(shù)和設計流程，以強化生產(chǎn)力并降低風(fēng)險。創(chuàng )意電子周延的IP產(chǎn)品與服務(wù)系列，搭配IP生態(tài)系統(IP Eco-System)中的伙伴供應商，實(shí)現新興技術(shù)與接口的快速采用，同時(shí)縮減客戶(hù)的上市前置時(shí)間與SoC開(kāi)發(fā)風(fēng)險，并確保符合各種標準規范。

　　創(chuàng )意電子通過(guò)芯片驗證的IP為設計人員提供各式各樣可合成的設計實(shí)現IP、PHYs與驗證IP，適用于A(yíng)SIC、FPGA與SoC設計。創(chuàng )意電子自家的IP陣容涵蓋匯流排接口、混合訊號、AD/DA、多媒體、電源管理與SERDES。

　　而創(chuàng )意電子在2011第1季進(jìn)入量產(chǎn)階段有兩項最重要的IP技術(shù)，一為高速傳輸接口(High Speed SerDes)，另一為DDR存儲器接口技術(shù)。

　　一、先進(jìn)高速傳輸接口

　　創(chuàng )意電子已經(jīng)成功開(kāi)發(fā)先進(jìn)高速傳輸接口，如：PCI-e 3.0、USB 3.0、SATA 3.0以及最尖端的10G+ SerDes技術(shù)。

　　創(chuàng )意電子的10G+ SerDes技術(shù)已進(jìn)入客戶(hù)量產(chǎn)階段。此技術(shù)的應用主要針對兩方面的市場(chǎng)：(1)光纖到戶(hù)(Fiber-to-the-Home) EPON/GPON 應用；(2)40G-100G網(wǎng)絡(luò )通信(Networking Communication)短程short range (XFI) 或長(cháng)程背板互連long range backplane (10G Base-KR) interconnect應用。此技術(shù)運用TX/RX equalization的方法來(lái)符合 1m FR4 背板的需求，而且用LC-tanked PLL達到非常低的抖動(dòng)時(shí)脈(clocking )(200fs RJ,rms)，功耗(200mW per 10Gbps lane)。這個(gè)IP研究發(fā)展對大陸漸趨熱門(mén)的光纖到戶(hù)(FTTH)和高速網(wǎng)通的市場(chǎng)頗具重要性。臺灣和大陸因兩岸經(jīng)濟合作架構協(xié)定(ECFA)有更密切的合作關(guān)系，創(chuàng )意電子的IP提供大陸SoC市場(chǎng)更多的選擇，可減少對美國、日本或韓國IP的依賴(lài)。

　　創(chuàng )意電子的10G+ SerDes技術(shù)提供以下相當具有競爭力的優(yōu)勢：(1)尖端 40nm制成工藝及 28nm的IP移植；(2)超低功耗 (200pJ per bit)；(3)LC-tanked PLL達到非常低的抖動(dòng)時(shí)脈 (200fs RJ,rms)；(4)RX均衡(equalization)兼備CTLE和DFE并支持短程(SR)和長(cháng)程(LR)；(5)面積具有競爭力；(6)全數碼化的CDR有低功耗及容易移植的好處；(7)高度可擴展線(xiàn)寬(highly scalable lane widths)以及線(xiàn)速率(lane speed)；(8)縮短鎖定時(shí)間跟寬松鎖定范圍的PLL與CDR。

　　二、DDR 1600+ 存儲器技術(shù)

　　創(chuàng )意電子已經(jīng)開(kāi)發(fā)生產(chǎn)高價(jià)值、高度可移植到不同制程的DDR存儲器IP技術(shù)，可支持高達1,600Mbps和工作延伸到2,133+ Mbps。此DDR IP整體解決方案包括DDR存儲器控制器以及物理層(包括IO/ PLL / DLL)和完整的封裝 /電路板設計準則。它可以同時(shí)支持flip chip芯片和wire bond芯片封裝，此技術(shù)優(yōu)化SSO至最低限度。創(chuàng )意電子的IP設計團隊計畫(huà)2011年開(kāi)始擴大在大陸的研發(fā)中心，為更多的客戶(hù)支持IP和SoC的服務(wù)。

　　創(chuàng )意電子的DDR技術(shù)提供了以下競爭優(yōu)勢：(1)整體解決方案：控制器和PHY已經(jīng)實(shí)際驗證；(2)支持DDR2存儲器最高達 800Mbps和DDR3高達1,600Mbps；(3)同時(shí)支持flip chip芯片和wire bond芯片；(4)支持gate training和data eye training；(5)線(xiàn)寬(Lane Width)和速度可調整；(6)物理層的核心主要是基于方便的RTL IP技術(shù)；(7)40nm G/LP技術(shù)移植到28nm可達2,133+ Mbps；(8)支持AHB/AXI以及ECC；(9)支持DFI的2.1接口。