基于A(yíng)D9650的高速數據采集系統的設計方案

忽略其他因素，僅考慮時(shí)鐘抖動(dòng)對ADC性能的影響，由式(1)可知，若要對20 MHz的中頻信號進(jìn)行采樣，同時(shí)保證74 dB以上的SNR,則要求時(shí)鐘抖動(dòng)最大為1.588 ps RMS.且ADC電路的時(shí)鐘抖動(dòng)(tjitter)與采樣時(shí)鐘抖動(dòng)(tjitter_clk)和ADC器件自身孔徑抖動(dòng)(tjitter_adc)之間存在如下關(guān)系：

另外，采樣時(shí)鐘的相位噪聲對ADC 性能有著(zhù)重要影響。若采樣過(guò)程用單位圓來(lái)表示，則每通過(guò)一次零相位，ADC 進(jìn)行一次采樣。采樣時(shí)鐘上的噪聲將對相應矢量的頂點(diǎn)位置進(jìn)行調制，從而改變發(fā)生過(guò)零的位置，造成采樣過(guò)程提前或編碼過(guò)程延遲。而采樣時(shí)鐘上的噪聲矢量可能是相位噪聲所導致的。如圖2所示。

圖2 中，理想情況下時(shí)鐘信號應為單譜線(xiàn)。然而，受電源噪聲、時(shí)鐘抖動(dòng)等因素影響，頻域中存在大量能量分布在理想頻率附近，代表相位噪聲的能量。由于相位噪聲往往可能擴展至極高頻率，所以，它會(huì )使ADC的性能下降[6].采樣過(guò)程實(shí)質(zhì)是一個(gè)采樣時(shí)鐘與模擬輸入信號的頻域卷積過(guò)程，這個(gè)卷積過(guò)程在整個(gè)頻譜域有效，同時(shí)在微觀(guān)上也同樣有效。因而，圖2所示的時(shí)鐘頻率周?chē)械南辔辉肼曇矊⑴c模擬輸入進(jìn)行卷積，造成輸出的數字信號頻譜失真。

采樣時(shí)鐘相位噪聲通常以單邊帶相位噪聲來(lái)衡量，即：

由此可以計算出采樣時(shí)鐘相位噪聲，作為系統設計的依據。在本系統中，為保證時(shí)鐘特性，時(shí)鐘源由高精度晶振提供，時(shí)鐘抖動(dòng)控制在1.2 ps RMS以?xún)?，相位基底噪聲?165 dBc/Hz.板上時(shí)鐘轉換選用AD 公司的AD9513,其附加的時(shí)鐘抖動(dòng)為300 fs,輸出的時(shí)鐘信號性能滿(mǎn)足要求。它實(shí)現對單路時(shí)鐘轉兩路LVDS信號，給AD9650 提供采樣時(shí)鐘，同時(shí)給FPGA 提供同步控制時(shí)鐘。圖3給出了時(shí)鐘電路設計原理圖。

2.3 前端電路設計

ADC前端電路主要完成對模擬輸入幅度、信號形式的調整。它采用交流耦合方式，通過(guò)差分放大器，實(shí)現對信號幅度調整，同時(shí)實(shí)現單端輸入信號轉差分信號。并且，通過(guò)后續的濾波器實(shí)現信號的濾波。其結構如圖4所示。

雖然差分運放是有源器件，使用中會(huì )消耗功率，且產(chǎn)生噪聲，但它的性能限制比變壓器少，可以在必須保留直流電平時(shí)應用，而且放大器增益設置簡(jiǎn)單靈活，且通帶范圍內提供平坦的響應，而沒(méi)有由于變壓器寄生交互作用引起的紋波。

ADC的 S (N + D) (信號噪聲失真比)是決定驅動(dòng)放大器的關(guān)鍵因素。如果在目標頻率范圍內，驅動(dòng)放大器的THD ( 總諧波失真加性噪聲) 總是優(yōu)于A(yíng)DC 的S (N + D) 值 6~10 dB,那 么 所 有 由 放 大 器 造 成 的S (N + D)降低將相應限制在接近0.5~1 dB.

利用ADI 公司提供的ADI DiffAmp Calculator 軟件可得到前端電路仿真圖，如圖5所示。由文獻[3]可知在輸入信號為15 MHz時(shí)，AD9650的 S (N + D) 為82 dB,而圖5 中AD8139 的THD 為88 dB,滿(mǎn)足上述要求。綜合考慮增益及通帶內響應及輸入阻抗等因素，前端電路采用ADI公司的差分運放AD8139.

3 方案設計系統結構及實(shí)物

根據系統要求，設計的高速大動(dòng)態(tài)范圍ADC 數據采集系統，結構如圖6所示，主要包括模數轉換模塊、數字信號預處理模塊、數據傳輸模塊和嵌入式單板機等。