L-DACS1 中多速率卷積編碼器的設計與FPGA 實(shí)現
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時(shí)間：2014-01-07
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圖6 中，con_en 表示輸入使能信號，con_in 表示編碼之前的數據，data_out表示3/4碼率編碼之后的數據，rdy_34 表示輸出數據有效的信號，輸入時(shí)鐘頻率為75 MHz,采樣時(shí)鐘頻率為150 MHz.
通過(guò)對比圖5的仿真結果和圖6的在線(xiàn)測試結果，可以驗證在高速的時(shí)鐘下設計的正確性.
4 結語(yǔ)本文主要闡述了L-DACS1 中多速率卷積編碼器的工作原理，利用FPGA設計實(shí)現了可以在高速多碼率條件下正常工作的多速率卷積編碼器.同時(shí)用VerilogHDL 硬件描述語(yǔ)言對此設計進(jìn)行了仿真驗證，最后使用75 MHz的主時(shí)鐘頻率，在Xilinx公司的Virtex-5系列的XC5VLX110-F1153 型號的芯片下完成了硬件的調試.仿真及在線(xiàn)測試，結果表明達到了預期的設計要求，并用于實(shí)際項目中.
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