采用FPGA來(lái)實(shí)現自適應波束形成算法
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1 引 言
本文采用自適應的FIR濾波器結構，結合時(shí)延最小均方(DLMS)算法，充分利用FPGA芯片運算速度快，存儲資源豐富等優(yōu)點(diǎn)設計和實(shí)現了基于FIR超聲陣列自適應波束形成。主動(dòng)聲納信號為窄帶信號，通常采用復數形式表示，在空間濾波器模塊采用了循環(huán)移位流水乘加器，使復數乘加運算節約了大量資源，同時(shí)用并行乘法器完成了DLMS算法，并給出了系統軟、硬件模塊和仿真分析。
2.1 系統架構及原理
基于FIR自適應波束形成系統過(guò)程如下：一方面，輸入信號與表示在n時(shí)刻的值可調節權系數ω1(n)，ω2(n)，…，ωm(n)相乘后相加得到輸出；另一方面，將輸出信號與期望信號進(jìn)行對比，所得的誤差值通過(guò)一定的DLMS自適應控制算法再用來(lái)調整權值，以保證空間濾波器處在最佳狀態(tài)，實(shí)現濾波的目的。
在延時(shí)LMS算法(the Delayed LMS Algoritms，DLMS)中，將系數更新延遲幾個(gè)采樣周期，只要延遲小于系統階數，也就是濾波器長(cháng)度，則誤差梯度▽[n]=e[n]x[n]，也就是▽[n]≈▽[n-D]，但對于由FPGA實(shí)現的乘法器和系數更新需要額外的流水線(xiàn)級，如果引入一個(gè)延遲因子D，μ為步長(cháng)因子，LMS算法就變成：
2.2 系統FPGA軟件模塊設計
第一步：由式(1)得，實(shí)際輸入的x(n)和調整后的權值w(n)各分量相乘之后累加得到輸出y(n)；
第二步：由式(2)得，實(shí)際輸出的y(n)與期望d(n)相減得到調整誤差e(n)；
第三步：由式(3)得，延時(shí)后的調整誤差P(n)跟步長(cháng)的2倍相乘，再和延時(shí)的輸入x(n-D)相乘得到的積與延時(shí)的權值相加，得到新的權值向量。
第四步：新的權值向量再與新的輸入向量循環(huán)進(jìn)行第一到第三步實(shí)現自適應。
由此，我們可以將系統分為五大模塊：主控模塊：主要產(chǎn)生時(shí)鐘信號，給各模塊提供時(shí)序信號觸發(fā)各模塊的啟動(dòng)和初始化；雙口存儲模塊(包括輸入數據存儲模塊、權值存儲模塊、誤差信號存儲模塊等)：存儲各功能模塊所需的數據和參數；自適應權值計算模塊，誤差計算模塊：這兩個(gè)模塊可以合在一起，用于系數更新的白適應算法；空間濾波器乘加模塊：完成濾波運算，得到輸出結果。
2.2.1 控制模塊
控制模塊是整個(gè)系統完成功能的控制部件，主要協(xié)調各功能模塊順利實(shí)現功能，由系統時(shí)鐘產(chǎn)生時(shí)鐘脈沖，設計中用分頻和有限狀態(tài)機描述來(lái)產(chǎn)生存儲器讀寫(xiě)信號、濾波運算所用到的控制時(shí)鐘和復數運算。
輸入信號和權值是8位的復數數據，通過(guò)控制模塊選擇乘法操作的操作數，兩個(gè)復數信號相乘的4種組合00，11，01，10可以完成實(shí)部和虛部之間4個(gè)乘法運算，四種情況控制模塊輸出的控制信號分別為ST0，ST1，ST2，ST3。
其中，clk_regbt用來(lái)控制乘法器完成乘法，counterbt用來(lái)控制乘數的位選，clk_reg用來(lái)控制運算新數的進(jìn)入、上次計算的完畢和結果的輸出。
存儲模塊采用8位和16位雙口RAM(如圖3所示)作為信號數據和權值數據的存入和讀取存儲器，分別用來(lái)存放輸入信號x、權值ω和誤差e，分別由控制信號clkregbt，clk_regw和clk_rege來(lái)控制信號的寫(xiě)入和讀出。其中x_ram用來(lái)存放輸入信號；w_ram存放權值，其輸入為系數更新模塊的輸出，輸出為更新后的權值。
2.2.3 自適應處理及復數乘加器模塊
數字波束形成器是通過(guò)加權因子對空間不同陣元接收信號的加權求和而成的。由于加權因子相當于濾波器系數，而輸入的信號為空間位置不同的陣元的接收信號。所以可將數字波束形成器等同于一個(gè)空域濾波器來(lái)實(shí)現。
3 系統仿真與驗證
圖5為主控模塊的仿真波形，其中ST0，ST1，ST2，ST3為復數乘法的4種組合，clk_regbt用來(lái)控制乘法器完成乘法，counter_bt用來(lái)控制乘數的位選，clk_reg用來(lái)控制運算新數的進(jìn)入、上次計算的完畢和結果的輸出。
圖6為復數乘加模塊功能仿真結果，dc_out，ds_out，xc_out，xs_out分別是輸入信號和期望信號的實(shí)部和虛部，ec_out，es_out，yc_out，ys_out分別為誤差和濾波輸出的實(shí)部和虛部。
圖7為系統仿真測試結果：系統預形成波束方向為0°方向，干擾從45°傳來(lái)，通過(guò)仿真結果可以看出，主波束在0°方向形成，和預形成主波束吻合，在45°干擾方向形成零陷，并且提高了主波束的增益，滿(mǎn)足系統的設計要求。
4 結 語(yǔ)
自適應DBF是現代聲納陣列信號處理的關(guān)鍵技術(shù)之一，本文介紹了利用FPGA芯片實(shí)現的自適應BDF結構，給出了相應的硬件設計和仿真驗證，采用FPGA結構，硬件成本低，在自適應陣列信號處理系統中具有很好的應用前景。
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