Virtex-5 LXl10的ASlC原型開(kāi)發(fā)平臺設計

　　XPower Estimater是一款基于Excel的軟件，通過(guò)對設計資源的利用，包括邏輯資源、DCM、PLL、I／0類(lèi)型、觸發(fā)率(toggling rate)，以及其他與FPGA設計密切相關(guān)的信息，對FPGA的功耗進(jìn)行估算。圖4為利用XPE進(jìn)行設計功耗估算的截圖。

　　1．5 信號完整性分析

　　在時(shí)域和頻域對設計的連接拓撲結構(PCB疊層、驅動(dòng)端、接收端、連接器、通孔等等)進(jìn)行信號完整性分析，目的是要評估和減小信號從驅動(dòng)端到接收端的反射、串擾以及EMI／EMC等問(wèn)題。通過(guò)仿真分析得到的約束形式能有效指導PCB布局布線(xiàn)工具進(jìn)行layout設計。進(jìn)行信號完整性分析，首先要確定與FPGA相接的外圍器件的I／O特性及其約束，進(jìn)而對FPGA采用何種I／0類(lèi)型以及端接匹配機制有一個(gè)大致的了解，然后是通過(guò)仿真對采用的I／O類(lèi)型及端接電路的各個(gè)參數進(jìn)行定義及優(yōu)化。

　　(1)前仿真　

　　S1分析一般主要從高速信號、對時(shí)序要求較高的信號、走線(xiàn)最長(cháng)的信號、負載最多的信號開(kāi)始，因為這些信號線(xiàn)通常最容易引起SI問(wèn)題。確定關(guān)鍵信號在仿真環(huán)境中建立起相應的拓撲模型。

　　通過(guò)仿真能定義出最長(cháng)連接走線(xiàn)以及其他滿(mǎn)足噪聲裕量(匹配電路、端接方式等)的網(wǎng)絡(luò )屬性。確定FPGA驅動(dòng)緩沖特性，例如I／O標準、驅動(dòng)能力以及回轉率，使信號完整性問(wèn)題、EMI／EMC問(wèn)題最小化，同樣也對接收端I／0屬性進(jìn)行定義。進(jìn)行串擾仿真以保證相鄰走線(xiàn)不會(huì )引起串擾問(wèn)題。定義端節匹配方式。

　　圖5、6是對時(shí)鐘網(wǎng)絡(luò )匹配前和匹配后進(jìn)行的仿真圖形對比。