基于高速幀同步和相位模糊估計法的FPGA實(shí)現

　　用Matlab仿真測試結果如下：在各個(gè)偏移相位下比特信噪比從6～20 dB，在未做前后方保護的情況下做104次仿真。有假同步概率為0；同步概率為1；失步概率為0。這樣加上系數為3的前后方保護后，相當于做1012次仿真。有假同步概率為0；同步概率為1；失步概率為0。由上可見(jiàn)，理論分析和仿真實(shí)驗得到的性能均滿(mǎn)足系統的要求。

　　4 實(shí)現相位模糊估計的高速幀同步器結構與FPGA實(shí)現

　　實(shí)際應用中符號速率為320 MSPS，8PSK調制信號的幀同步碼長(cháng)為58，幀長(cháng)為2 660個(gè)調制符號。整個(gè)結構流程描述如下：

　　(1)首先將320 MHz的接收數據進(jìn)行1：2串／并轉換，將數據速率降低為160 MHz，得到Q0，Q1兩路并行數據。這樣保證了系統的主要功能模塊是較低速實(shí)現的，而只有少量接口模塊需要考慮高速問(wèn)題。

　　(2)待檢測數據的準備

　　首先緩存串／并轉換前的57個(gè)數據，得到buf57。然后將該緩存數據與并行輸出數據Q0，Q1進(jìn)行組合來(lái)形成58個(gè)待檢測數據。方法如下：

　　這樣就產(chǎn)生了2組各58個(gè)并行數據，用于與本地同步碼進(jìn)行相關(guān)運算。

　　(3)將待檢測數據送入相關(guān)檢測器，使用簡(jiǎn)化的相關(guān)算法和兩個(gè)門(mén)限的判決方法，可以得到峰值脈沖并估計出相位模糊值。

　　由于相關(guān)值的計算僅與接收符號和本地同步碼的相位有關(guān)，所以在FPGA實(shí)現時(shí)，可以以相位為地址，精心設計RAM，直接查表得到三角值。之后用IPcore生成加法器，對三角值求和得到相關(guān)值的實(shí)部和虛部。將相關(guān)值的實(shí)部和虛部分別與設定的threshold_0，threshold_1進(jìn)行比較，以比較結果為地址，根據表1的判決邏輯設計RAM初始值。這樣就可根據比較結果直接查RAM得到峰值脈沖和相位模糊值。