基于NiosII的視頻采集與DVI成像研究及實(shí)現

　　4.2 視頻數據輸出和DVI配置

　　DVI輸出刷新頻率為75 Hz，輸出屏幕像素為640×480，查VGA時(shí)序表得到在640×480@75 Hz時(shí)，水平像素總共為840，垂直像素總共為500，行頻為37.5 kHz，點(diǎn)時(shí)鐘頻率為31.5 MHz，這個(gè)頻率由FPGA片內PLL倍頻得到。配置DVI芯片引腳，設置IDCK+為像素時(shí)鐘31.5 MHz，IDCK-接地，DE表示有效像素數據使能，其值在有效行和有效列內為高電平，否則為低電平。行、場(chǎng)同步信號由在FPGA片內編寫(xiě)的DVI模塊產(chǎn)生時(shí)序控制。通過(guò)I2C口配置SiI178芯片，設置其為正常工作方式，VSYNC、HSYNC為正常輸入狀態(tài)，輸入總線(xiàn)為24 bit寬，IDCK+下降沿將數據打入DVI編碼芯片。

　　系統采用FPGA為主控芯片，通過(guò)一片FPGA完成視頻解碼數據的采集和圖像處理，并在FPGA片內配置NiosII軟核，作為初始化TVP5146和SiI178使用，在圖像處理模塊中掛接Avalon從設備，YCbCr轉換為RGB后可以通過(guò)NiosII處理器編寫(xiě)C算法處理或者通過(guò)NiosII的標志信號進(jìn)行處理，處理結果直接送DVI編碼器。采用乒乓交織算法，保證了圖像不閃爍和無(wú)鋸齒現象。

　　參考文獻

　　[1] 錢(qián)建良.DSP+FPGA嵌入式多路視頻監控系統硬件平臺 [J]．電子產(chǎn)品世界，2007(11).

　　[2] Altera.Nios II Hardware Development Tutorial[DB/OL]． www.altera.com，2004.

　　[3] TI.TVP5146 Datasheet[DB/OL].www.ti.com，2007.

　　[4] Silicon Image.SiI178 Datasheet[DB/OL]．www.siliconimage.com，2004.

　　[5] The ITU Radiocommunication Assembly.Recommendation ITU-R BT.656-4[DB/OL]．www.itu.com，1998.

　　[6] Altera.EP2C35F672 Datasheet．www.altera.com，2004.

　　[7] 劉韜，樓興華.FPGA數字電子系統設計與開(kāi)發(fā)實(shí)例導航[M].北京：人民郵電出版社，2005.

　　[8] 王建校，危建國.SOPC設計基礎與實(shí)踐[M].西安：西安電子科技大學(xué)出版社，2006.