使用RapidIO技術(shù)搭建可重構信號處理平臺

　　2.3 FPGA內部的邏輯設計

　　在DSP板卡上有一塊Altera公司的Stratix II GX系列的FPGA芯片。這塊FPGA芯片專(zhuān)門(mén)用來(lái)實(shí)現LINK口與RapidIO接口之間的數據轉換，將6路LINK口數據整合到1路RapidIO通路中。數據接收和發(fā)送的邏輯結構如圖3所示。

　　當DSP發(fā)送數據時(shí)，FPGA的LINK口接收模塊將收到的數據緩存到FIFO中，數據輪詢(xún)狀態(tài)機按順序檢查FIFO的存儲狀態(tài)。當FIFO內的數據滿(mǎn)足RapidIO包最大負載(256 B)時(shí)，啟動(dòng)1次RapidIO數據發(fā)送操作。另外，由于LINK口傳輸協(xié)議不包含數據長(cháng)度，所以1次LINK口傳輸的數據長(cháng)度不可能正好是256 B的整數倍。如果當前FIFO內有低于256 B的數據，而當前LINK口又沒(méi)有處于傳輸狀態(tài)，也認為L(cháng)INK口完成了1次數據發(fā)送，這時(shí)也啟動(dòng)一次RapidIO數據發(fā)送操作。

　　在每次啟動(dòng)RapidIO數據發(fā)送操作之前，配置寄存器模塊會(huì )根據不同的DSP號將對應的路由信息輸入給RapidIO的IP核。RapidIO的IP核負責將輸入的路由信息和數據一起打包并發(fā)送出去。

　　在RapidIO的數據接收端，當RapidIO核接收到數據時(shí)，首先檢查數據包包頭中的目標板ID號信息。如果目標板ID號與本地的ID號一致，說(shuō)明數據包是發(fā)往這個(gè)板卡的，然后RapidIO核將接收到的數據和DSP地址信息傳遞給數據分發(fā)狀態(tài)機，由數據分發(fā)狀態(tài)機根據地址信息將數據分發(fā)到對應的FIFO中。最后，由LINK口發(fā)送模塊將數據傳給目標DSP。

　　這種將不同的信號相互交織在不同時(shí)間段內，沿著(zhù)同一個(gè)信道傳輸，在接收端再用某種方法將各個(gè)時(shí)間段內不同的信號提取出來(lái)的方式，類(lèi)似于通信中的時(shí)分復用的機制。

　　2.4 功能仿真

　　為了驗證rapidIO IP核的邏輯功能和LINK口與rapidIO接口的轉換邏輯功能，將2個(gè)rapidIO核的td[3：0]，rd[3:0]對接起來(lái)。其中一個(gè)rapidIO核的后端連接發(fā)送數據包的控制邏輯，另一個(gè)rapidIO核后端連接接收數據包的控制邏輯。將LINK口邏輯、接口轉換邏輯和rapidIO核邏輯串接起來(lái)，然后在數據發(fā)送端施加激勵信號，在數據接收端進(jìn)行數據檢驗。整個(gè)過(guò)程如圖4所示。

　　在仿真過(guò)程中，最關(guān)鍵的部分是驗證rapidIO核的邏輯功能。Altera公司提供的rapidIO IP核的邏輯層接口符合avalon總線(xiàn)的接口時(shí)序[4]（avalon總線(xiàn)是由Altera公司提出，用于在基于FPGA的片上系統中連接片內處理器和片內外設的總線(xiàn)結構）。對rapidIO核的控制可以參照avalon規范[5]。

　　2.5 缺陷及解決方案

　　在系統中，每路LINK口實(shí)現300 MB/s的帶寬，如果6路LINK口同時(shí)發(fā)送數據，總帶寬將達到14 Gb/s，已經(jīng)超出了RapidIO的IP核所能支持的最大帶寬。這時(shí)，RapidIO鏈路將成為數據傳輸的瓶頸，從而造成DSP的傳輸速率降低。另外，當少于3個(gè)DSP發(fā)送數據時(shí)，又會(huì )造成RapidIO鏈路的浪費。這像大城市中的交通一樣，在上下班高峰時(shí)道路會(huì )擁堵，在其他時(shí)間，道路又暢通無(wú)阻。生活中，很多人會(huì )避免上下班高峰時(shí)期出行。類(lèi)似地，在使用此系統時(shí)，應該盡量避免在一塊DSP板卡上同時(shí)發(fā)送6個(gè)DSP的數據到其他板卡。

　　本文提出了一種利用RapidIO技術(shù)搭建的可重構的信號處理平臺，并簡(jiǎn)要介紹了其邏輯功能的實(shí)現。該平臺的最大優(yōu)勢就是系統的可重構性。使用這樣的信號處理平臺，DSP工程師可以根據不同算法的數據流向重新搭建出更加優(yōu)化的DSP網(wǎng)絡(luò )拓撲結構，從而提高數據的傳輸效率?？傊?，可重構的信號處理平臺能夠靈活地改變系統中DSP網(wǎng)絡(luò )的拓撲結構以適應各種數據流向的應用，為用戶(hù)和國家節省大量的設備購買(mǎi)費用和研發(fā)時(shí)間。

　　參考文獻

　　[1] FULLER S.RapidIO：The embedded system interconnect. Wiley，ISBN：978-0-470-09291-0，US.，2005.

　　[2] RapidIO Trade Association.RapidIO interconnect Specification Rev.2.0.www.rapidio.org，2008．

　　[3] BOUVIER D，RapidIO：The interconnect architecture for high performance embedded systems.www.rapidio.org，2009.

　　[4] Altera Corparation.RapidIO megacore function user guide. www.altera.com，2008.

　　[5] Altera Corparation.Avalon interface specification.www.altera.com，2008.