DDR3存儲器接口控制器IP加速數據處理應用

　　DDR3存儲器系統可以大大提升各種數據處理應用的性能。然而，和過(guò)去幾代（DDR和DDR2）器件相比，DDR3存儲器器件有了一些新的要求。為了充分利用和發(fā)揮DDR3存儲器的優(yōu)點(diǎn)，使用一個(gè)高效且易于使用的DDR3存儲器接口控制器是非常重要的。視屏處理應用就是一個(gè)很好的示例，說(shuō)明了DDR3存儲器系統的主要需求以及在類(lèi)似數據流處理系統中DDR3接口所需的特性。

　　視頻處理系統將對于數據帶寬的要求推高到了極致：系統可以處理越多的數據，就具有越高的性?xún)r(jià)比。視頻聚合器和路由器可并行處理多個(gè)視頻流，因此對于匹配數據處理能力和視頻帶寬的需求就成為了設計的一大挑戰。FPGA可通過(guò)在單個(gè)FPGA中實(shí)現多個(gè)視頻處理器來(lái)提供強大的處理能力。那么現在的挑戰就變成了要使數據盡快且高效地從FPGA進(jìn)出。DDR3存儲器系統在大多數情況下可以為這些基于FPGA的系統提供足夠的帶寬。

　　視頻處理設計說(shuō)明

　　我們的目標視頻處理設計將同時(shí)處理四個(gè)視頻源，將視頻數據轉換和壓縮為一種可以通過(guò)PCI Express接口傳輸到存儲器hub的格式。系統的主要功能塊如圖1所示。

　　圖1：視頻處理器框圖

　　FPGA獲取并緩存四個(gè)視頻源的數據流。這些FIFO緩沖器由DDR3存儲器控制器清空并保存在DDR3存儲器中。一旦一個(gè)完整的視頻數據包存儲完畢，視頻處理器會(huì )向DDR3存儲器控制器申請數據，存儲器控制器讀取數據并將其傳到視頻處理器。視頻處理器對視頻數據進(jìn)行格式化和壓縮，并通過(guò)DDR3存儲器控制器寫(xiě)回存儲器。當一個(gè)視頻數據包全部處理完畢，并準備通過(guò)PCI Express接口進(jìn)行傳輸，DDR3存儲器控制器從視頻處理器獲取數據并將其傳到PCI Express接口。

　　DDR3存儲器接口控制器概述

　　從零開(kāi)始設計一個(gè)DDR3存儲器控制器是非常困難的。需要考慮許多特性之間的權衡和互相影響。使用一個(gè)經(jīng)驗證的IP核可以省去了大量的開(kāi)發(fā)、測試和調試時(shí)間，否則就需要花費許多時(shí)間來(lái)進(jìn)行in-house設計開(kāi)發(fā)。一個(gè)經(jīng)驗證的IP核還可以減少后續支持的負擔，因為這將由專(zhuān)門(mén)的開(kāi)發(fā)人員來(lái)支持。最重要的是，使用一個(gè)經(jīng)驗證的IP核可以使設計師將精力集中在其設計的獨特特性上，從而向最終客戶(hù)交付高價(jià)值的產(chǎn)品設計。例如，LatticeECP3 DDR3存儲器控制器IP核已經(jīng)通過(guò)了一個(gè)第三方驗證套件的驗證。該IP核使用LatticeECP3 I/O協(xié)議板來(lái)實(shí)現并通過(guò)全部測試。

　　圖2展示了一個(gè)存儲器控制器的框圖。圖最上面的配置接口用于設置設計的各個(gè)選項。DDR3 I/O模塊使用I/O 基元來(lái)實(shí)現。指令譯碼模塊根據每個(gè)bank和每一行，對用戶(hù)指令進(jìn)行譯碼，產(chǎn)生內部存儲器指令序列。指令應用模塊將每條指令序列轉換為滿(mǎn)足目標存儲器件功能和時(shí)序要求的存儲器指令。數據通路模塊與DDR3 I/O模塊連接，并且在讀操作時(shí)產(chǎn)生讀數據和讀取數據有效信號。讀數據偏移校正模塊對齊每一條8位數據線(xiàn)上的數據，調整任何可能的時(shí)鐘偏移。這使得用戶(hù)端的讀數據總線(xiàn)與系統時(shí)鐘準確校準。寫(xiě)調整模塊為了正確的捕獲數據，調整了DQS對CK的關(guān)系。ODT塊通過(guò)為任意或所有DDR3 SDRAM器件提供單獨的終端阻抗控制，提高了存儲器通道的信號完整性。

　　圖2：DDR3存儲器控制器IP核框圖