基于計數器的隨機單輸入跳變測試序列生成

　　首先將移位寄存器SR初始化為（0，0，0，…，0），用使能信號將觸發(fā)器（FF）置“1”，FF和SR都由公共的測試時(shí)鐘信號Clock所控制，在（n+1）時(shí)鐘周期內SR產(chǎn)生的測試向量為：{（0，0，0，…，0），（1，0，0，…，0），（1，1，0，…，0），（1，1，1，…，0），…（1，1，1，…，1）}。在下一個(gè)時(shí)鐘信號到來(lái)時(shí)“與”門(mén)使SR的第一級為“0”，經(jīng)過(guò)n個(gè)時(shí)鐘脈沖后，SR的輸出為{（0，1，1，…，1），（0，0，1，…，1），（0，0，0，…，1），…，（0，0，0，…，0）}，然后周而復始繼續重復以上過(guò)程。

　　初始化后，在（2n+1）個(gè)時(shí)鐘周期內Counter的輸出保持穩態(tài)，而SR產(chǎn)生（2n+1）個(gè)不同的測試向量，在信號Counter-Clock的作用下，SR與Counter作“對應位的異或運算”，可產(chǎn)生（2n+1）個(gè)單輸入變化（SIC）測試向量?？捎糜趯呻娐返?a class="contentlabel" href="http://dyxdggzs.com/news/listbylabel/label/低功耗測試">低功耗測試。

　　3 實(shí)驗驗證

　　為了驗證RSIC測試序列可以降低測試期間的功耗，用Xilinx公司的專(zhuān)用功耗分析工具——XPower對上述譯碼器進(jìn)行功耗分析實(shí)驗。

　　實(shí)驗中選用的FPGA是spartan3系列的xc3s400，其封裝形式為tq144，速度等級為-6，直流電源電壓為3.3 V，最大時(shí)鐘頻率為50 MHz。

　　在不同時(shí)鐘頻率下，對CC4028譯碼器邏輯主電路分別施加如圖2所示的偽隨機全測試序列(MSIC)和如圖3所示的隨機單輸入跳變(RSIC)測試序列，測得的平均動(dòng)態(tài)功耗如表1所示。