基于計數器的隨機單輸入跳變測試序列生成

　　隨著(zhù)超大規模集成電路和系統級芯片(SoC)的發(fā)展，集成電路的測試面臨越來(lái)越多的困難，尤其在測試模式下的功耗大大高于工作模式時(shí)的問(wèn)題已經(jīng)引起了研究人員的重視。隨著(zhù)IC工作頻率、集成度、復雜度的不斷提高，IC的功耗也快速增長(cháng)。以Intel處理器為例，其最大功耗大約每4年增加1倍。而隨著(zhù)制造工藝特征尺寸的降低，CMOS管的靜態(tài)功耗急劇增加，并且呈指數增長(cháng)趨勢。由此帶來(lái)了一系列的現實(shí)問(wèn)題，因為過(guò)大的功耗會(huì )引起IC運行溫度上升，導致半導體電路的運行參數漂移，影響IC的正常工作，降低了芯片的成品率和可靠性，甚至使電路失效[1]。因此低功耗測試對當今VLSI系統設計變得越來(lái)越重要，在芯片測試的過(guò)程中考慮低功耗測試問(wèn)題已成為一種趨勢。特別是在當前深亞微米工藝下，線(xiàn)寬越來(lái)越小，所以對線(xiàn)上的電子密度要求越來(lái)越嚴格。隨著(zhù)溫度的升高，電遷徒速度越來(lái)越快，導致連線(xiàn)的失效率上升，從而降低了整個(gè)電路的可靠性。高功耗造成的溫度升高還會(huì )降低載流子的遷徒率，使得晶體管的翻轉時(shí)間增加，因而降低了系統的性能。

　　1 CMOS電路能量和功耗數學(xué)估算模型

　　CMOS VISL中的功耗主要分為靜態(tài)功耗和動(dòng)態(tài)功耗兩大類(lèi)[2]。靜態(tài)功耗主要由漏電流產(chǎn)生，由于CMOS電路結構上的互補對稱(chēng)性，同一時(shí)刻只有一個(gè)管子導通，漏電流很小，因此靜態(tài)功耗不是系統功耗的主要部分。動(dòng)態(tài)功耗來(lái)自于器件發(fā)生“0/1”或“1/0”跳變時(shí)的短路電流和對負載電容充放電時(shí)所引起的功耗，動(dòng)態(tài)功耗是電路功耗的主要來(lái)源[3]。

　　在CMOS電路中，一個(gè)CMOS邏輯門(mén)的平均動(dòng)態(tài)功耗Pd可表示為[4]：

　　根據式(1)可知，CMOS VISL中的動(dòng)態(tài)功耗主要取決于3個(gè)參數：電源電壓VDD、時(shí)鐘頻率f和電路中反映節點(diǎn)開(kāi)關(guān)翻轉活動(dòng)率的幾率因子?琢。通過(guò)降低電源電壓VDD和時(shí)鐘頻率f來(lái)降低電路的功耗是以降低電路的性能為代價(jià)的，因而通常采用降低測試時(shí)電路開(kāi)關(guān)翻轉活動(dòng)率?琢來(lái)降低功耗，這種方法不會(huì )使電路的性能下降，是目前降低功耗的主流技術(shù)。

　　2 RSIC測試序列生成