基于FPGA原型的GPS基帶驗證系統設計與實(shí)現

　　其次，ASIC和FPGA結構上的差異給驗證工作帶來(lái)了額外的負擔。驗證人員需要時(shí)刻保持ASIC和FPGA在版本上的一致性。原則上，ASIC上的任何的改動(dòng)都要精準地反映在FPGA中，二者的一致性是相對的，驗證人員需要做到心中有數。要做好二者的一致性，要對模塊進(jìn)行正確劃分。把從ASIC到FPGA需要調整的部分單獨劃分出來(lái)(不影響系統系能的前提下)。這樣，當ASIC部分進(jìn)行代碼更新時(shí)，只要不涉及到需要調整的部分，全部替換即可。這樣即節省了時(shí)間，又保證了二者的一致性。

　　再次，FPGA平臺運行性能較差。在本系統中，CPU和AHB總線(xiàn)的時(shí)鐘可以穩定運行在100 MHz左右，但是，ARM7和FPGA之間布線(xiàn)延時(shí)造成ARM7最高運行在32 MHz左右，否則就不能保證功能以及時(shí)序上的正確性。因此，FPGA原型驗證在性能上要低于A(yíng)SIC平臺。采取的方式是：在A(yíng)RM7平臺上測試功能，在A(yíng)RM9平臺上測試性能。采用ARM9芯片時(shí)，系統可以運行在100 MHz左右，完全滿(mǎn)足系統整體性能的要求。板級系統的可擴展性有助于解決在驗證過(guò)程中的某些問(wèn)題。

　　經(jīng)過(guò)充分的驗證，本系統實(shí)現了基于FPGA原型驗證平臺的GPS基帶芯片的導航定位功能。

　　參考文獻

　　[1] ANTTI I.FPGA prototyping：untapping potential within the multimillion-gate system-on-chip design space，2005，133-136.

　　[2] LIN Yi Li，YOUNG Chung Ping，Alvin W.Y.Su，Versatile PC/FPGA-based verification/fast prototyping platform with multimedia Applications.IEEE Transactions on Instrumentation and Measurement，2007，56(6).

　　[3] HU Tsung Yu，CHEN Liang Bi，HUANG Ing-Jer.An efficient HW/SW integrated verification methodology for 3D Graphics SoC development.The 13th IEEE International Symposium on Consumer Electronics，2009.

　　[4] LINDA E.M，LUIS A.P，JEFFREY P.System-on-Chip design and implementation.IEEE Transactions on Education，2009.

　　[5] 張開(kāi)明，王新安，張國新，等.WLAN SoC芯片BX501的FPGA驗證平臺設計與實(shí)現.微電子學(xué)與計算機，2006，23(1)：97-102.

　　[6] 竇建華，孫強，陸俊峰.基于JTAG和FPGA的嵌入式SoC驗證系統設計與實(shí)現.合肥工業(yè)大學(xué)學(xué)報，2009,32(3)：336~339.