基于FPGA原型的GPS基帶驗證系統設計與實(shí)現
隨著(zhù)SoC設計復雜度的提高,驗證所需時(shí)間已經(jīng)占到整個(gè)設計周期的70%以上,如何減少驗證時(shí)間成為一個(gè)十分重要的問(wèn)題。GPS基帶芯片是一個(gè)典型的SoC,其主要功能模塊是相關(guān)器,用以實(shí)現GPS信號的解調和解擴。相關(guān)器占據了基帶芯片中的大部分硬件資源,其仿真過(guò)程十分復雜且耗費大量時(shí)間,因此僅僅依靠軟件仿真是不現實(shí)的。隨著(zhù)FPGA的性能和容量不斷提高,基于FPGA的原型驗證能夠減小開(kāi)發(fā)風(fēng)險,避免軟件仿真的缺點(diǎn),加快產(chǎn)品上市時(shí)間,并且能夠真實(shí)地反映硬件的特性。這些優(yōu)點(diǎn)使得基于FPGA的原型驗證越來(lái)越多地被用于SoC系統的設計過(guò)程。
1 從ASIC到FPGA原型的移植
理論上,FPGA原型驗證要與SoC的結構保持高度一致,但是,由于A(yíng)SIC和FPGA結構上的差異,導致從ASIC到FPGA的移植需要做出適當的調整。
首先,當設計規模很大時(shí),單片的FPGA容量不足以容納整個(gè)設計規模,需要2個(gè)或多個(gè)FPGA芯片來(lái)實(shí)現整個(gè)驗證系統。這時(shí),FPGA之間的布線(xiàn)延時(shí)給整個(gè)系統的時(shí)序要求帶來(lái)困難,尤其對于高性能的設計。其次,結構上的差異導致的ASIC和FPGA IP模塊在時(shí)序上不兼容,需要額外的工作進(jìn)行時(shí)序轉換。再次,某些硬IP核無(wú)法移植到FPGA上,需要構造適當的電路或者增加外圍輔助電路。
2 GPS基帶系統架構
整個(gè)GPS衛星導航系統包括前端射頻部分和基帶部分。前端射頻部分完成信號接收、濾波、AD轉換等;基帶部分完成GPS信號的解調、解擴、實(shí)現信號的跟蹤和捕獲。其系統框圖如圖1所示。
該衛星導航基帶芯片基于A(yíng)RM7TDMI構建,擁有為捕獲跟蹤功能所設置的特殊硬件器件以及大量的常用外設。例如DMA、UART接口、SPI接口、GPIO、實(shí)時(shí)時(shí)鐘(RTC)等。256 KB的ROM和96 KB的SRAM用于存儲代碼和運行程序以及中間數據,并可外接FLASH進(jìn)行程序調試及下載。其基帶框圖如圖2所示。
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