四大FPGA供應商專(zhuān)家談FPGA設計訣竅

問(wèn)：目前FPGA應用工程師面對的最主要設計問(wèn)題是什么？如何解決？Actel：當用戶(hù)通過(guò)TAP接口進(jìn)行JTAG測試或者編程時(shí)我們發(fā)現了許多問(wèn)題。與目前最先進(jìn)應用的邏輯復雜度和速度相比，TAP接口和指令集是非常簡(jiǎn)單和慢速的。這導致用戶(hù)想當然地認為T(mén)AP接口處的信號完整性沒(méi)有問(wèn)題，甚至設計中其他位置的其他信號也適當地進(jìn)行了端接。雖然數據和時(shí)鐘速率很慢，但是其邊沿速率和其他任何信號一樣快，因此必須進(jìn)行適當的端接匹配。此外，我們發(fā)現很多用戶(hù)在規劃減小SSO/SSN問(wèn)題。

Altera：功耗、性能優(yōu)化、調試、接口復雜性、信號完整性和系統復雜度是FPGA開(kāi)發(fā)工程師目前面臨的最主要設計問(wèn)題。

1. 功耗：Quartus II軟件的PowerPlay功率分析和優(yōu)化技術(shù)與Stratix III可編程功率技術(shù)可以幫助用戶(hù)在設計過(guò)程中顯著(zhù)減小功耗。

2. 性能優(yōu)化：關(guān)注點(diǎn)集中在如何實(shí)現FMAX，以及系統級性能(如通過(guò)PCI Express接口實(shí)現足夠的吞吐量)。Quartus II軟件提供精確時(shí)序預報的TimeQuest時(shí)序分析器允許用戶(hù)定制系統需求的時(shí)序約束。

3. 調試：傳統上，工程師會(huì )使用一臺邏輯分析儀分析待測器件的引腳。不過(guò)，由于今天FPGA的高容量，很多元件可以集成到一個(gè)器件中，但邏輯分析儀不能檢測到設計內部的信號。SignalTap II邏輯分析儀是一個(gè)系統級調試工具，它可在一個(gè)系統級可編程芯片(SoPC)上捕獲和顯示實(shí)時(shí)的信號行為，從而為設計師提供了觀(guān)察系統設計中硬件和軟件之間交互的功能。

4. 接口復雜性：為了實(shí)現更高的性能，系統使用的接口正變得更加復雜(如DDRII SDRAM接口比以前的SRAM接口要復雜)。Altera提供多種IP核，它們可幫助設計師很輕松實(shí)現所需的接口。

5. 信號完整性：Altera提供了多種模型(包括HSPICE和IBIS)以及內置片內端接，這些有助于確保信號正確地從A傳輸到B。

6. 系統復雜度：設計者今天面臨的挑戰是，盡管開(kāi)發(fā)的系統復雜度越來(lái)越大，但分配的開(kāi)發(fā)時(shí)間不會(huì )比先前開(kāi)發(fā)較低復雜度項目的少。Altera提供簡(jiǎn)化系統通用部分設計開(kāi)發(fā)的IP核、系統驗證和板級布局工具，從而允許用戶(hù)集中全力開(kāi)發(fā)差異化性能。

Lattice：1. 滿(mǎn)足硬件時(shí)序要求。對規格的高級別評估，并判斷它是否能滿(mǎn)足系統的要求。例如，如果系統要求是1.2Gbps I/O，但是FPGA I/O只能支持到800Mbps，那么這種FPGA將不能滿(mǎn)足系統速度的要求。

2. FPGA設計時(shí)序收斂。進(jìn)行足夠的靜態(tài)時(shí)序分析和時(shí)序仿真以確保HDL設計滿(mǎn)足硬件的時(shí)序要求。擁有已經(jīng)過(guò)實(shí)踐驗證的硬件模塊，例如DDR存儲器I/O接口和串行/解串器(SERDES)/PCS模塊，將有助于FPGA設計師更輕松地滿(mǎn)足時(shí)序要求和減輕對軟件工具的依賴(lài)。我們低成本的 LatticeECP2/M FPGA系列和高端的LatticeSC FPGA系列可以提供這些硬件模塊。

3. SERDES在系統中的實(shí)現：雖然概念上比較簡(jiǎn)單，但是硬件實(shí)現要求很多細節正確無(wú)誤，如信號端接、參考時(shí)鐘的生成、鎖相環(huán)(PLL)的使用、背板信號完整性和位錯誤率的評估。Lattice提供預定義的針對不同SERDES應用的SERDES示范平臺，如PCI Express和通用8/10位SERDES完整收發(fā)硬件演示平臺。

4. 功率管理：對所有FPGA電源規劃功率預算。通常，2到3個(gè)FPGA電源(VCC、VCCAUX和VCCIO)是關(guān)鍵的。需要對器件初始上電和運行期間的不同溫度進(jìn)行精確估計。

5. 配置需求：這個(gè)關(guān)鍵步驟保證上電后FPGA將從外部引導閃存進(jìn)行正確配置。

問(wèn)：當用戶(hù)開(kāi)始一個(gè)新的FPGA設計時(shí)，你們會(huì )推薦用戶(hù)采用什么樣的設計流程？

Actel：邏輯設計傳統上是利用硬件描述語(yǔ)言(如HDL)或圖形化的原理圖來(lái)實(shí)現的。對邏輯設計的描述越抽象，就需要更智能化的工具來(lái)自動(dòng)進(jìn)行推斷、編譯和實(shí)現這個(gè)設計。通過(guò)融合內部開(kāi)發(fā)工具和業(yè)內領(lǐng)先的OEM和第三方工具，Actel支持所有這些不同的設計風(fēng)格和工具流程。

另一個(gè)設計考慮是應該從頭開(kāi)始創(chuàng )建你的設計，還是利用現有的私有或者商業(yè)化IP。高質(zhì)量IP內核可使得產(chǎn)品能夠更快地推向市場(chǎng)。Actel在開(kāi)發(fā)和支持內部開(kāi)發(fā)的及第三方IP內核方面進(jìn)行了很大的投資，我們的Libero IDE(集成設計環(huán)境)具有很多可幫助設計師高效查找和使用IP的功能。Actel也開(kāi)發(fā)了已經(jīng)過(guò)實(shí)踐驗證的系統級參考設計、HDL代碼、軟件驅動(dòng)器、應用程序、有時(shí)甚至還包括PCB設計文件，以為設計師開(kāi)展其定制工作提供一個(gè)起點(diǎn)。

Xilinx：客戶(hù)可以使用第三方工具，如用XST、Precision或Synplify進(jìn)行綜合，然后使用Xilinx ISE 9.1i進(jìn)行布局和布線(xiàn)。對于仿真，客戶(hù)可以使用ModelSim、NC Sim或VCS。他們始終應該輸入用于綜合的時(shí)序約束。

問(wèn)：關(guān)于I/O信號分配的處理，你們有什么建議可以提供給客戶(hù)？應采用什么樣的順序對各種信號類(lèi)型進(jìn)行分配？(即從VREF開(kāi)始，然后高速I(mǎi)/O等)

Actel：為了回答這個(gè)問(wèn)題，讓我們假設用戶(hù)正在使用Actel基于閃存的ProASIC3E FPGA。它含有8個(gè)專(zhuān)用I/O塊，每個(gè)塊能夠被分成5個(gè)微型塊。這些專(zhuān)用I/O塊共享電源電壓(輸入VMV、輸出VCCI、GNDQ)。微型塊是在一個(gè)專(zhuān)用I/O塊內使用一個(gè)共同電壓參考VREF的I/O用戶(hù)定義組。只用共享電源電壓和電壓參考的I/O可以置于同一個(gè)專(zhuān)用塊內。

首先，安排專(zhuān)用I/O塊。Actel的I/O Bank Assigner工具將為該設計自動(dòng)配置I/O塊。如果用戶(hù)想定制該I/O塊的配置，他可以很容易地利用PinEditor GUI或PDC約束腳本完成這一配置。

在安排I/O塊時(shí)，牢記SSO問(wèn)題是很重要的。切換總線(xiàn)應該盡可能多地分布在整個(gè)裸片上，并且遠離PLL的電源管腳及異步輸入/輸出管腳。在安排好I/O塊之后，用戶(hù)可以開(kāi)始分配I/O信號。利用GUI拖拉I/O并將它放置到合適的塊，或者在PDC約束文件中進(jìn)行分配。差分I/O需要相鄰的N/P對，因此建議先分配差分I/O。然后，分配電壓參考I/O和相關(guān)的VREF管腳，它們可以從任何綁定的I/O中進(jìn)行配置。最后，對所有其它單端I/O進(jìn)行分配。

Altera：雖然靈活的管腳分配對FPGA很重要，但某種程度的專(zhuān)用化也可通過(guò)減少管腳電容改善信號的完整性和系統的性能。例如，用于高速收發(fā)(如PCI Express)的管腳不能用作通用I/O。Altera不要求按照某一順序對管腳進(jìn)行分配，但管腳分配要求匹配管腳的功能?？蛻?hù)可以在開(kāi)始設計前使用 Quartus II軟件進(jìn)行一次管腳檢查，從而允許同時(shí)進(jìn)行板和芯片的設計。

Lattice：FPGA I/O結構比具有固定I/O管腳的標準產(chǎn)品復雜。FPGA需要正確的I/O布局來(lái)確保：分配的多個(gè)I/O在塊內能夠共存，沒(méi)有沖突；它們能夠以要求的I/O速度運行而沒(méi)有噪聲或信號完整性問(wèn)題。

I/O分配應從專(zhuān)用I/O最先開(kāi)始，如DDR2存儲器接口、SERDES接口和PCI接口等。這將決定關(guān)鍵的管腳分配，然后再在剩余管腳上分配通用I/O管腳，如LVCMOS33、LVCMOS25和LVTTL等。

此外，要特別注意特殊的引腳，如VREF、高速CLK輸入和PLL/DLL輸入。用戶(hù)可以指定使用哪個(gè)器件引腳，也可以讓工具選擇需要的引腳。在后一種情況下，用戶(hù)需要對這些引腳的分配進(jìn)行備注，從而使得以后的PAR運行時(shí)繼續使用相同的配置。ispLEVER提供兩個(gè)基本特性以支持該功能。

Design Planner工具支持用戶(hù)生成符合復雜I/O塊規則的I/O布局約束。從封裝的角度來(lái)看，用戶(hù)可以直觀(guān)地過(guò)濾具有某一特定性能的管腳(如主時(shí)鐘輸入引腳和差分信號引腳對)，然后將設計信號分配到過(guò)濾后的引腳上。I/O Assistant Flow允許實(shí)際的PAR引擎和用戶(hù)提供的I/O布局約束僅用在該設計的I/O環(huán)上，以生成一個(gè)合理的I/O布局。這可以在設計過(guò)程的較早階段完成，從而實(shí)現早期板級設計。

Xilinx：FPGA I/O分配常常必須調整多次才能成功，因為它有時(shí)候會(huì )和以下約束發(fā)生沖突：1. PCB約束，如冗余通道、板空間擁塞、信號完整性效應(長(cháng)度匹配、最大衰減、最大過(guò)孔等)；2. FPGA架構約束(I/O規則、SO、時(shí)鐘規則等)；3. 客戶(hù)設計約束(時(shí)序、器件內邏輯源點(diǎn)/終點(diǎn)的位置等)。

每個(gè)FPGA架構/客戶(hù)設計都有其獨特的約束環(huán)境。提出通用的規則不是件容易的事。通常，你先要確定約束最強的FPGA管腳。管腳分配的一個(gè)典型順序可以是：1. 全局/局部時(shí)鐘輸入管腳和FPGA配置管腳；2. MGT(SERDES)、高速單端存儲器/CPU接口、差分信號、由于特殊的客戶(hù)設計(DCI參考電壓和輸入參考電壓)而不能用作用戶(hù)I/O的多功能管腳；3. 其它用于內部定時(shí)或PCB布局的需要在FPGA上具有鄰近管腳位置的管腳組(總線(xiàn))；4. 最后，慢信號(如復位信號)。

可以使用多種方法進(jìn)行I/O分配：ISE(PACE、Floorplan Editor)、第三方供應商(Mentor Graphics I/O Designer)、PlanAhead，或甚至Excel電子數據表。

問(wèn)：在處理不兼容的I/O標準、不同電壓參考和其他有關(guān)塊及區域兼容性問(wèn)題時(shí)，你們建議用戶(hù)采用什么方法去解決？

Altera：我們的目標是使客戶(hù)盡可能方便地處理這個(gè)問(wèn)題。為了達到這個(gè)目的，我們的FPGA管腳能夠支持工作在不同電壓的多個(gè)I/O標準(例如，大多數器件上采用 2.5V供電的管腳仍然可以接收3.3V的輸入)。此外，大多數管腳可以支持熱插拔，這使得我們的FPGA能夠作為插入一個(gè)帶電系統的板上接口。即便當系統規范沒(méi)有熱插拔要求時(shí)，這一特性仍然很重要。采用多個(gè)供電電壓的系統可能采用不同的上電順序，因此Altera設計的FPGA支持系統按照任意順序對內核、各種I/O塊以及信號驅動(dòng)器上電。Altera FPGA的這一特性使得設計師可以輕松地將它與其它需要按照一定順序上電的芯片設計在一起，或至少減少了一個(gè)需要擔心的事情。

問(wèn)：如果你的客戶(hù)準備移植到另外一個(gè)FPGA、結構化ASIC或ASIC，你會(huì )建議你的客戶(hù)如何做？

Actel： Actel已經(jīng)為多代基于閃存的FPGA器件(從ProASIC到ProASIC Plus到ProASIC3)提供了獨一無(wú)二的管腳兼容移植功能。一般來(lái)說(shuō)，只有當客戶(hù)必須采用更新的技術(shù)進(jìn)行設計時(shí)才會(huì )考慮移植。此時(shí)，設計師可以先采用適合啟動(dòng)設計/開(kāi)發(fā)的較低風(fēng)險成熟器件(或技術(shù))。這也為客戶(hù)提供了一條到更低成本解決方案的簡(jiǎn)單且預先確定好的移植路徑，該解決方案只需要最少的系統和設計修改(通常只需要重新綜合、布局和重新進(jìn)行時(shí)序設計)就可進(jìn)行批量生產(chǎn)。這一成本移植策略允許客戶(hù)避免移植到ASIC/標準單元時(shí)所冒的高風(fēng)險和高成本。

Altera：如果從一個(gè)FPGA轉移到另一個(gè)相同系列的FPGA，我們提供管腳移植。如果從一個(gè)系列轉移到另外一個(gè)系列，通常需要開(kāi)發(fā)出一塊衍生板，因為管腳排列是不同的。通過(guò)采用MegaFunctions(如lpm_mult)，設計師可以確保最大限度地復制專(zhuān)用模塊(如DSP 模塊)的性能。

我們推薦使用HardCopy II結構化ASIC。在Quartus II軟件中選擇HardCopy選項，可以很輕松地移植到結構化ASIC。例如，通過(guò)確保所使用的管腳從FPGA映射到HardCopy II器件。另外一個(gè)關(guān)鍵點(diǎn)是，HardCopy II器件上的模塊(如存儲器、LVDS接口或PLL等)與FPGA是相同的，這可使得移植變得非常輕松。

將邏輯從FPGA移植到ASIC是相對比較簡(jiǎn)單的。不過(guò)，把其它元件從FPGA移植到ASIC中就相對比較困難，因為PLL或存儲器模塊可能工作起來(lái)不太一樣。由于我們不知道ASIC模塊是怎樣工作的，因此在此方面提出建議已超出了我們的能力范圍。

Xilinx：考慮到結構化ASIC或ASIC轉換時(shí)必須在再驗證和測試向量生成方面花費很長(cháng)的時(shí)間，因此降低FPGA設計成本的最好替代方法是使用Xilinx的 EasyPath解決方案。它利用同樣的FPGA芯片，但是使用不同的測試方法來(lái)創(chuàng )建一個(gè)提高良率和降低成本的面向設計的測試方法學(xué)。在這一移植過(guò)程中，沒(méi)有必要做特殊準備或者避免使用任何FPGA功能，因為這些功能都可以在EasyPath實(shí)現中獲得。

對于采用更大容量Xilinx FPGA做ASIC原型設計的用戶(hù)而言，簡(jiǎn)化這一轉換過(guò)程的常用方法是將與器件相關(guān)的功能(如存儲器)保留在它們各自獨特的分層模塊中。這樣，它們以后就可以被具有相同功能的ASIC版本所取代。當然，這個(gè)方法的缺點(diǎn)是用戶(hù)放棄了充分使用嵌入式硬模塊的能力(如復雜RAM塊、DSP/乘法器模塊、數字時(shí)鐘管理器、以太網(wǎng)MAC和PCI Express端點(diǎn)模塊)，除非在A(yíng)SIC中創(chuàng )建有相似的定制功能。

問(wèn)：當將FPGA器件整合到PCB上時(shí)，關(guān)于SSO/SSN問(wèn)題你們會(huì )給客戶(hù)什么建議？

Actel：由于客戶(hù)需要更全面地了解和解釋SSN特性，因此我們非常重視這個(gè)問(wèn)題。通過(guò)測試、描述和與客戶(hù)一起工作的經(jīng)驗，我們發(fā)現造成SSN問(wèn)題的主要因素是封裝的選擇、I/O布局和輸出時(shí)序。在PCB上進(jìn)行適當的去耦、端接和布局是非常重要的。不過(guò)，最好是在問(wèn)題的源頭完全避免SSN。

QFP封裝由于其封裝引腳和邦定走線(xiàn)帶來(lái)的電感越來(lái)越大，實(shí)際上不如市面上各種BGA封裝。因此，我們針對QFP封裝的SSN建議更為嚴厲。為了防止QFP封裝帶來(lái)的SSN問(wèn)題，建議避免在裸片上將較大的SSO組安排在相近位置。不過(guò)，如果這是不可避免的，用戶(hù)應該確保靈敏的“安靜”I/O位于VCCI或者GND附近?；蛘?，用戶(hù)可以利用相對不活躍的輸出將SSO總線(xiàn)與靈敏的I/O隔開(kāi)。如果I/O布局已經(jīng)被鎖定而且客戶(hù)無(wú)法滿(mǎn)足我們的建議，他們可以在總線(xiàn)內創(chuàng )建小的時(shí)序組。這里，I/O以大于1ns的間序交錯排列。如果做到了這點(diǎn)，總線(xiàn)輸出將不再同步切換。

問(wèn)：你們建議如何處理全局和本地/區域時(shí)鐘？

Actel：我們基于閃存的ProASIC3E FPGA系列提供18個(gè)專(zhuān)用全局時(shí)鐘，這意味著(zhù)大部分設計不會(huì )受到時(shí)鐘的限制。對于區域時(shí)鐘，這些全局時(shí)鐘中的12個(gè)被局部化到該器件的四分之一區域。那么，FPGA設計師應該如何處理跨越用戶(hù)設計區域和IP模塊的公共全局時(shí)鐘呢？通常，客戶(hù)必須在更低一級的模塊中例示一個(gè)全局時(shí)鐘，將其帶到一個(gè)輸出端口，然后再分發(fā)到設計的其他部分。借助Actel的Libero IDE 7.3，客戶(hù)可以獲得基于模塊的設計方法，并補救時(shí)鐘分配問(wèn)題，客戶(hù)只需要例示一個(gè)全局時(shí)鐘占位符(CLKINT)。然后，全局緩存可以在設計的頂層中實(shí)現。這使得時(shí)鐘分配和分發(fā)更加直觀(guān)，并簡(jiǎn)化了在多個(gè)設計中模塊的重利用。

問(wèn)：在IP模塊集成方面，你看到了哪些問(wèn)題？你能給工程師什么購買(mǎi)IP的建議？

Actel：IP產(chǎn)生了邊界，限制了自動(dòng)化工具能夠優(yōu)化的東西。另一方面，讓IP邊界可辨識對調試是非常有幫助的。對于一個(gè)復雜度越來(lái)越大的設計流程，IP模塊是一個(gè)用來(lái)限制改變的自然邊界。

現代FPGA除了邏輯門(mén)之外還有很多固定資源。通常多個(gè)IP模塊共享這些資源。很少FPGA供應商的工具可以最優(yōu)化處理這一資源共享問(wèn)題，但Actel Libero在設計時(shí)就考慮到了這一問(wèn)題。其中一個(gè)例子是在A(yíng)ctel Fusion混合信號FPGA上多個(gè)IP模塊間時(shí)鐘和內存資源的高效共享。

在選擇IP時(shí)，應該檢查其功能和配置以確定它是否能滿(mǎn)足你的設計要求。你應該觀(guān)察該IP是否是針對你的目標FPGA而設計的，以及其尺寸和性能是否高效。好的IP還配有完整的測試向量和高質(zhì)量的文檔。最后，在你答應使用前檢測一下該IP核的來(lái)歷和供應商。

Xilinx：在集成IP模塊時(shí)的確有一些小挑戰，這主要是由于IP供應商實(shí)際交付的IP模塊與那些可交付使用的IP模塊之間存在細微差別而引起的。集成IP模塊的一個(gè)較大的挑戰是確?？蛻?hù)設計仍然能夠滿(mǎn)足時(shí)序和資源要求。我們提供給購買(mǎi)IP的工程師的最重要建議是，確定IP供應商是如何檢測和驗證該IP的，也就是確認質(zhì)量和易用性。

問(wèn)：什么樣的時(shí)序問(wèn)題正在引起最大的麻煩？你們建議如何處理？

Actel：最小延時(shí)和保持時(shí)間分析似乎經(jīng)常被忽視。外部保持時(shí)間和跨時(shí)鐘域路徑(而不是與時(shí)鐘歪斜時(shí)序相對的簡(jiǎn)單的寄存器到寄存器數據路徑)會(huì )引起大部分導致硬件失敗的時(shí)序問(wèn)題。首先，用戶(hù)應該進(jìn)行時(shí)序仿真和靜態(tài)時(shí)序分析。仿真提供了功能驗證，靜態(tài)分析提供最好的時(shí)序覆蓋。為了進(jìn)行精確的外部保持時(shí)間計算，時(shí)序應該在最好的工作條件下(包括最高電壓、最低溫度和最快速度)從發(fā)送端、接收端和PCB提取。Actel SmartTime時(shí)序分析儀允許用戶(hù)輸入外部輸入和輸出延時(shí)，然后進(jìn)行所有這些計算。

我們看到的與跨時(shí)鐘域路徑相關(guān)的主要問(wèn)題是時(shí)序驗證不夠充分。當設計中存在跨時(shí)鐘域路徑時(shí)，靜態(tài)時(shí)序分析是非常關(guān)鍵的。但是，一些靜態(tài)時(shí)序分析工具不能自動(dòng)進(jìn)行這一分析。為了進(jìn)行這一分析，用戶(hù)必須定義每個(gè)時(shí)鐘的頻率，在最好和最壞的工作條件下進(jìn)行分析，以及對于每一種工作條件，估計不同時(shí)鐘之間最大和最小時(shí)序偏移。

Lattice：下列三大時(shí)序問(wèn)題正在引起最大的麻煩：高速時(shí)鐘域轉移、競爭條件和保持時(shí)間不足。隨著(zhù)工作頻率提高，時(shí)序窗口正變得越來(lái)越小。仔細的時(shí)序分析和強大的軟件工具可以幫助工程師確定問(wèn)題區域并解決這個(gè)問(wèn)題。

由于Lattice FPGA交換邏輯的極高性能，保持時(shí)間不足的可能性已經(jīng)開(kāi)始明顯增加。保持時(shí)間不足通常發(fā)生在時(shí)鐘偏移大于數據時(shí)延的時(shí)候。即使Lattice FPGA的主時(shí)鐘走線(xiàn)具有非常小的偏移，但由于數據路由太快以致于這些不足情況是可能發(fā)生的。Lattice ispLEVER設計工具提供自動(dòng)校正保持時(shí)間不足的功能。