基于Nios的DDS高精度信號源實(shí)現
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1 引言
在實(shí)際的通信過(guò)程中，系統對頻率的精度和穩定度都有較高的要求．而且常常需要用到多種不同頻率和相位的信號。傳統的波形發(fā)生器都是由模擬的電路實(shí)現，受到硬件電路的限制，不僅產(chǎn)生的波形少，精度低，而且體積大。靈活性差。DDS(Direct DigitalFrequncy Synthesis，直接數字頻率合成)的出現為我們提供了一種新選擇。DDS是從相位概念出發(fā)直接合成所需要波形的一種新的頻率合成技術(shù)。由于其具有頻率轉換快、分辨率高、頻率合成范圍寬、相位噪聲低且相位可控制的優(yōu)點(diǎn)，因此，DDS技術(shù)常用于產(chǎn)生頻率快、轉換速度快、分辨率高、相位可控的信號。目前．市場(chǎng)上已出現許多DDS專(zhuān)用芯片．但是專(zhuān)用芯片有很多局限性，比如控制方式固定，同時(shí)只能輸出一路信號．而且
價(jià)格普遍偏高。利用fpga的高速、高性能和可重構性可實(shí)現各種比較復雜的調頻、調相和調幅功能。
本文介紹設計的DDS信號源應用ALTERA公司的FPGA器件、Quartus II開(kāi)發(fā)環(huán)境和NIOS軟核等相關(guān)的開(kāi)發(fā)工具，采用VHDL語(yǔ)言及SOPC設計思想。采用兩級DDS技術(shù)設計波形發(fā)生器，并且可以同時(shí)輸出多路不同相位的信號，滿(mǎn)足我們實(shí)際的需求。
2 DDS原理
基本DDS的結構框圖如圖1所示。主要由相位累加器、相位調制器、ROM查找表、D/A以及低通濾波器組成。
頻率字和相位字分別控制輸出信號的頻率和相位。DDS的核心是N位的相位累加器。在時(shí)鐘脈沖控制下，相位累加器不斷對頻率控制字K進(jìn)行累加，將累加器的輸出作為讀波形存儲器ROM的地址，讀出波形數據，然后再進(jìn)行調幅、數模轉換、濾波從而得到光滑的波形信號。在整個(gè)過(guò)程中相位累加器進(jìn)行的是線(xiàn)性累加，當累加滿(mǎn)時(shí)便產(chǎn)生溢出，一個(gè)周期完成。相位累加器這個(gè)產(chǎn)生溢出的頻率就是DDS的輸出頻率。設頻率控制字為K，相位累加器為N位，時(shí)鐘頻率為fs。所以合成輸出的信號頻率fout 是：
fout=(K/2N)fs
當K=1時(shí)有最小頻率分辨率：Δf=fs/2N
3 設計方案
3.1提高精度實(shí)現
在我們的實(shí)際應用中往往對頻率較小的信號精度要求較高，而對高頻率信號的精度則沒(méi)有那么高的要求。傳統的方法就是增加相位累加器的位數N．但N一旦設計好便不可更改，這樣便導致了產(chǎn)生的信號精度不能隨頻率的降低而升高。根據以上的分析在N不變的情況下要提高精度則只有降低時(shí)鐘fs(很顯然這時(shí)的輸出頻率較低)。下面介紹兩種降低fs的方法：
第一，動(dòng)態(tài)分頻法。設計的信號發(fā)生器不但要能產(chǎn)生低頻信號同時(shí)也能產(chǎn)生高頻信號，所以用固定的分頻辦法降低fs不能達到要求，這就要求我們采用動(dòng)態(tài)分頻法。在需要產(chǎn)生較高頻率信號的時(shí)候選擇小的分頻比．而在合成低頻率信號的時(shí)候選擇大的分頻比。根據預先給定的不同的輸出信號頻率選擇相應的分頻比，保證了產(chǎn)生信號的寬頻帶。
第二，采用兩級DDS。第一級合成DDS1產(chǎn)生一定頻率的方波并將此方波送給第二次合成DDS2作為時(shí)鐘輸入。其中DDS1的K1可調，保證輸出不同的頻率，DDS2的K2=1，保證了輸出的精度。本次設計采用此方法。
3.2多路輸出設計
無(wú)論是用專(zhuān)用芯片還是其他設計的DDS產(chǎn)品，同時(shí)都只能輸出一路信號，而在我們的實(shí)際應用中往往同時(shí)需要多路相位不同的信號，借助ALTERA公司的Cyclone系列器件．可以很方便的生成雙口的ROM，這樣使得我們可以同時(shí)對ROM的不同單元尋址，從而產(chǎn)生不同相位的信號，調節相位控制器，可以很方便的改變兩路信號的相位差。這樣設計的DDS框圖如圖2:
3.3基于Nios的DDS實(shí)現
系統的開(kāi)發(fā)包括硬件和軟件兩部分，硬件部分采用ALTERA公司性?xún)r(jià)比較高的Cyclone系列FPGA，使用SoPC Builder生成Nios嵌入式處理器。由于本設計中要求信號幅度、相位和頻率都可調節，并且能通過(guò)LCD實(shí)時(shí)的顯示，利用SoPC Builder生成可裁剪的Nios CPU軟核，并添加一些外圍設備接口，如作為控制輸入的鍵盤(pán)接口：實(shí)時(shí)顯示用的LCD接口;DDS控制接口等。系統硬件框圖如圖3。
在Cyclone的FPGA中帶了一個(gè)PLL．這樣我們便能很好的控制系統時(shí)鐘和DDS的時(shí)鐘．靈活地選擇晶振信號源。另外幅度調制采用一個(gè)乘法器，運用硬件電路搭建，充分使用內部的LE資源，而且方便、靈活，能達到速度要求。
系統的軟件設計主要是鍵盤(pán)掃描程序的編寫(xiě)、LCD顯示的控制接口和對DDS的控制．采用C語(yǔ)言編寫(xiě)。而DDS單元則用VHDL硬件描述語(yǔ)言。PLL模塊直接使用MegaWizard Plug-in Manager功能同時(shí)產(chǎn)生兩路不同的時(shí)鐘輸出．一路給DDS，另一路給Nios軟核。
由于DDS的結構，產(chǎn)生的波形由ROM查找表的數據決定，所以改變查找表中的數據便得到不同的信號輸出，這樣可以很方便的產(chǎn)生正弦、余弦、方波，三角波、鋸齒波等。在這次設計中，要產(chǎn)生正弦和余弦信號沒(méi)必要改變查找表的數據，只需要調整相位即可，這就是多路輸出不同相位信號最大的優(yōu)點(diǎn)。
4 Matlab與Quartus接口設計
設計中需要大量的計算，特別是ROM查找表初始化數據的產(chǎn)生，可以借助matlab強大的計算能力。最后的仿真數據也可以用matlab畫(huà)圖直觀(guān)的觀(guān)察。
4.1相位幅度變換
由于Cyclone系列的FPGA具有豐富的memory資源，本方案中選用4K的RAM Block構成查找表。在實(shí)際的設計中．當我們產(chǎn)生方波的時(shí)候則可以直接采用數學(xué)計算，沒(méi)必要構建查找表，從而節約了資源。而產(chǎn)生正弦或余弦信號時(shí)，考慮到正弦信號1/4波形對稱(chēng)的性質(zhì)．只需要存儲π/2的正弦采樣點(diǎn)，利用數學(xué)計算便可以產(chǎn)生2π弧度的正弦波形。這樣大大的縮小了ROM．節約了資源。ROM的初始化數據文件為.mif
文件。生成該文件可以借助matlab數學(xué)工具，先在matlab里生成正弦信號的采樣點(diǎn)數據表格，還需要自己添加程序，下面舉例說(shuō)明。
先編寫(xiě)一段m文件程序，這里以產(chǎn)生216X12正弦波π/2幅度值為例。即在π/2的幅度范圍內采樣65536個(gè)點(diǎn)．每個(gè)點(diǎn)的值用12位二進(jìn)制數表示。在matlab里編寫(xiě)的m文件， 保存的文件名為sin_data.mif。
x=0:1:65535;
y=round(2047*sin(pi*x/131072)) +2048; %pi*x/131072的范圍為0～/2
%改變131072即可改變正弦信號的長(cháng)度。2048則決定了數據寬度。
fid=fopen('sin_data.mif','W' );
fprinf(fid,'%d:%d;＼n' ,x,y);
fclose(fid);
plot(x，y);
grid on
在sin_data.mif中數據的存放格式為：
相位：幅度值;
但是這樣的數據表格在Qualtus 4．2里還不能直接調用，需要我們自己編程，加上數據類(lèi)型申明，其格式如下：
DEPTH =65536;% Memory depth and width are required%
WIDTH = 12; % Enter a decimal number %
ADDRESS_RADIX=DEC; % Address and value radixes are required%
DATA_RADIX =DEC;% Enter BIN，DEC，HEX，OCT，or UNS;unless%
% otherwise specified,radixes=HEX %
--Specify values for addresses, which can be single address
or range
CONTENT
BEGIN
0:2048;
1:2048：
2:2048;
64613:4094;
64614:4095;
END;
4.2 幅度數據的matlab仿真
經(jīng)過(guò)Quartus的綜合、波形仿真后，可以得到.vwf波形文件。然后選擇File菜單下的Save Current Report Section As，保存類(lèi)型選擇為.tbl。這樣便可以得到輸出波形的數字幅度序列數據。就可以借助Matlab工具方便的觀(guān)察波形。.tbl文件的數據存儲格式如下：
時(shí)間>邊沿標志 相位=幅度值;
其中時(shí)間單位默認為ns，邊沿標志只有一位，其中1表示上升沿，0表示下降沿，地址和幅度值君采用十六進(jìn)制數表示。用Matlab進(jìn)行畫(huà)圖時(shí)需要我們自己編寫(xiě)m文件程序。我們需要從表格中提取數據，而識別幅度數據的標志就是“=”，所以判斷“=”的位置便可將數據提取出來(lái)。但在文件前面的說(shuō)明中有兩個(gè)“=”，這是我們不需要的，所以編程的時(shí)候應該濾除。在這里假設.tbl文件保存路徑為：C:alterabenbensin.sim.tbl。m文件如下：
fid=fopen('C:alterahenbensin.sim.tbl,'r');
yy=fscanf(fid,'%s')
fclose(fid);
aa=fid(yy=='='); %找出“=”的下標
i=0：
for j=1:length(aa)
if yy(aa(j)-1)='F' %濾除說(shuō)明中的“=”
i=i+l;
data_hex(i,1)=yy(aa(j)+1);data_hex(i,2)=yy(aa(i)+2);data_hex(i,
3)=yy(aa(j))+3);
%取出幅度數據值．數據為十六進(jìn)制數
end
end
data_dec=hex2dec(data_hex);%將十六進(jìn)制數轉為十進(jìn)制數
plot(data_dec);
grid on
5 結論
該設計利用Ahera公司的Cyclone FPGA，借助Nios軟核設計的信號產(chǎn)生器，采用兩級DDS串聯(lián)．提高了信號的精度，另外提出了提高精度的動(dòng)態(tài)分頻法。針對實(shí)際需求，采用雙口ROM方便的實(shí)現了多路不同相位信號的輸出 另外介紹了Matlab與Quartus的接口程序的編寫(xiě)，借助Matlab強大的計算能力和畫(huà)圖功能，為我們的設計帶來(lái)了極大的方便。實(shí)驗結果表明該設計是行之有效的，具有很大的實(shí)用性。 linux操作系統文章專(zhuān)題:linux操作系統詳解（linux不再難懂）
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