可編程模擬器件在接收機動(dòng)態(tài)可重構結構應用

　　在筆者所從事的系統設計中，當模擬器件的一些性能改變但又不能及時(shí)更新調整后端的數字基帶處理時(shí)，比如濾波器由于工作時(shí)間過(guò)長(cháng)引起的溫漂特性所帶來(lái)的影響，此時(shí)就可以用可編程模擬器件替代一部分前端固定模擬器件，進(jìn)而可以實(shí)時(shí)的對FPGA模塊進(jìn)行動(dòng)態(tài)可重構操作，最終達到系統性能的最優(yōu)化。

　　可編程模擬器件

　　可編程模擬器件是近年來(lái)嶄露頭角的一類(lèi)新型集成電路。它屬于模擬集成電路，即電路的輸入、輸出甚至內部狀態(tài)均為隨時(shí)間連續變化且幅值未經(jīng)過(guò)量化的模擬信號;同時(shí)，該類(lèi)器件又是現場(chǎng)可編程的，即可由用戶(hù)通過(guò)改變器件的配置來(lái)獲得所需的電路功能。為支持上述可編程能力，可編程模擬器件需以可編程模擬單元(CAB)和可編程互連網(wǎng)絡(luò )(PIN)為核心，配合配置數據存儲器、輸入單元、輸出單元或輸入輸出單元等共同構成[1](見(jiàn)圖1)。

　　圖1　可編程模擬器件組成框圖

　　多數可編程模擬器件在單一的+5V電源電壓下工作，額定功耗為100mW量級。由于采取了特殊的措施，其輸入、輸出線(xiàn)性范圍通?？蛇_到接近滿(mǎn)電源電壓量程;閉環(huán)帶寬已達到數百千赫到數十兆赫;頻率失真度、共模抑制比、內部噪聲等指標也已達到中、高精度運算放大器的水平。

　　盡管模擬信號處理的精度低于數字信號處理方式，但仍能滿(mǎn)足許多重要應用對計算精度的要求，而所需的電路規模較小，成本也較低。同時(shí)利用其可編程特性，還可以實(shí)現精確的自動(dòng)調諧和自動(dòng)增益控制，顯著(zhù)提高通信系統的抗干擾能力。

　　相位檢測器的實(shí)現

　　TRAC(完全可重配置模擬電路)是英國FAS公司的現場(chǎng)可編程模擬器件系列產(chǎn)品的總稱(chēng)。它提供了一條從信號處理問(wèn)題出發(fā)，可解決各種常見(jiàn)的信號處理問(wèn)題。器件參考模擬計算機的運算單元并加以擴充，使器件內部的每個(gè)可編程模擬單元均具備加、減、取負、對數、反對數、積分、微分等8種運算功能，因此只需選定運算的類(lèi)型和給出必要的參數，便可以很方便地完成對有關(guān)單元的設計，根本無(wú)須考慮單元電路的內部結構等具體細節。其內部各單元之間采取自左向右固定連接的形式，所有單元的輸入輸出端均引出至器件引腳上，并且允許利用各單元均具備的“直通”和“關(guān)斷”功能或者利用外接的“短路線(xiàn)”來(lái)修改這種基本連接[1](見(jiàn)圖2)。

　　圖2　TRAC器件結構示意圖

　　在筆者所從事的認知無(wú)線(xiàn)電硬件平臺設計中，由于需要從強信號背景環(huán)境中識別提取出微弱的信號，因而可利用TRAC器件構成相敏檢測器，并將其作為鎖存放大器的一部分。要實(shí)現這一目標，需要電路像窄帶濾波器那樣工作，除去大部分不希望要的強信號而僅允許待測的微弱信號通過(guò)。

　　圖3所示為相位檢測器的基本框圖。輸入信號和參考開(kāi)關(guān)信號具有相同的頻率和相位。從所示的開(kāi)關(guān)輸出中可望得到一個(gè)全波整流信號，而且經(jīng)過(guò)低通濾波器后，便可得到和交流信號電位成比例的直流電壓輸出。在實(shí)際應用中，輸入信號可能非常小，因此還需要加入前置放大級以支持精確的檢測。因為通常需要在一定的范圍內連續改變參考信號的頻率，同時(shí)測量相應的直流輸出。同樣，若需要檢測某個(gè)單一頻率，則參考信號必須與待測輸入信號頻率相同。由于相位檢測器也對相位敏感，因此當兩個(gè)信號相位相同時(shí)會(huì )得到最大的輸出電壓。

　　圖3　相位檢測器框圖

　　相位檢測器和低通濾波器一樣需要利用兩片TRAC器件來(lái)實(shí)現。而外部元件對于放大器和濾波器都是必不可少的，所以必須對滿(mǎn)足條件的元件進(jìn)行合理取值。

　　可編程ADC的實(shí)現

　　認知無(wú)線(xiàn)電接收機對其前端采用的高性能模-數轉換器(ADC)及模擬器件的要求都較高，而FPGA在基帶數字信號處理方面又迫切需要動(dòng)態(tài)可重配置。為了適應以上要求，可以首先考慮使用可編程模擬器件來(lái)實(shí)現ADC，以下是兩種具體實(shí)現方法。

　　FIPSOC混合信號片上系統

　　SIDSA公司的FIPSOC混合信號片上系統是快速開(kāi)發(fā)模擬、數字集成應用的理想工具。FIPSOC芯片包括內嵌的增強型8051微處理器、現場(chǎng)可編程門(mén)陣列(FPGA)以及一組面向信號調理和數據采集應用的可靈活配置的模擬單元。與分離的模擬、數字FPGA方案相比，采用FIPSOC混合信號片上系統，可使產(chǎn)品設計周期縮短30~40%。

　　可編程的模擬、數字單元與8051的單片系統包括模擬單元、轉換單元、可編程數字單元、8051內核和該系列中的所有器件具有兼容的存儲器分布，其中轉換單元含有4路DAC(分辨率可配置為8至10位)，采用逐次逼近算法，可利用這些DAC實(shí)現高達800KHz采樣率的ADC(見(jiàn)圖4)。

　　圖4　數據轉換模塊的框圖

　　數據轉換模塊包含4個(gè)8位的逐次比較寄存器(SAR)，它可以和內部的DAC聯(lián)合工作，以獲得模/數轉換。

　　每一個(gè)通道有一個(gè)獨立的SAR，它接收逐次比較的結果，并驅動(dòng)對應的DAC，每一個(gè)通道的轉換可以獨立進(jìn)行。當轉換模塊編程為9或10位ADC轉換時(shí)，相應的SAR形成組：9位ADC時(shí)，SAR1和SAR2為一組，SAR3和SAR4為一組;10位ADC時(shí)，所有4個(gè)SAR形成一組。這時(shí)，成組的SAR各自工作1至2個(gè)周期，在轉換結束時(shí)，SAR將其內容寄存在輸入/輸出寄存器中，并使能中斷產(chǎn)生模塊。在連續轉換模式下，將啟動(dòng)下一次轉換。在轉換過(guò)程中，可編程邏輯模塊可以獨立發(fā)布轉換命令，這將給本次以及下一次轉換帶來(lái)錯誤。在連續轉換模式下，這將導致致命錯誤，因為錯誤是可以傳遞的，并將得到不可預料的結果。

　　其控制部分是一個(gè)標準的8051微處理器。復合后，8051核首先對可編程元胞進(jìn)行配置，配置完畢后可以當作一個(gè)通用的微處理器使用。為了更好的支持FIPSOC的動(dòng)態(tài)可重構特性，已對其指令和功能單元做了一些改進(jìn)。