基于DSP Builder的子帶分解自適應濾波器的FPGA實(shí)現

　　(1)由于對信號的抽取，使完成自適應濾波所需的計算量得以減少；

　　(2)在子帶進(jìn)行自適應濾波使收斂性能有所提高。

　　l 基于子帶分解的自適應濾波結構

　　基于子帶分解的自適應濾波，其時(shí)域結構如圖1所示。將輸入信號x(n)和參考信號d(n)分別進(jìn)行子帶分解，抽取，在子帶上進(jìn)行自適應濾波，再將子帶上的估計信號y0(n)和y1(n)經(jīng)內插和合成濾波器組得到最后的合成信號。其中濾波器W00(n)和W11(n)是兩個(gè)子帶上的自適應濾波器，而W01(n)和W10(n)表示子帶間自適應濾波器。這是由于濾波器組均是FIR濾波器，不可能有銳截止的理想特性，只能以長(cháng)度為代價(jià)來(lái)?yè)Q取近似的特性；這時(shí)在嚴格采樣下得到的子帶信號必然有混疊，需加入子帶間濾波以消除其影響。這里的子帶自適應濾波器采用基于NLMS算法自適應濾波器。NLMS算法和LMS算法相比。雖然計算量稍有增加，但可使得自適應濾波器收斂速度大大提高。

　　2 雙通道濾波器組的設計

　　本文采用的分析和綜合濾波器之間的關(guān)系如下：

　　H1(z)=H0(-z)，G1(z)=-2H0(-z)，G0(z)=2H1(-z)。由上述表達式可知設計的關(guān)鍵是設計H0(z)，只要H0(z)確定，H1(z)，G0(z)，G1(z)也可確定。本文采用等波紋逼近設計法進(jìn)行濾波器設計。該方法設計的濾波器呈現等波紋頻響特性。等波紋逼近設計法設計的濾波器具有如下優(yōu)點(diǎn)：

　　(1)由于誤差均勻分布于整個(gè)頻帶，對固定的階數N，可以得到最優(yōu)良的濾波特性；

　　(2)通帶最平坦，阻帶最小衰減達到最大。

　　Matlab集成了一套強大的濾波器設計工具FDATOOL，可以完成多種濾波器的設計、分析和性能*估。本文中FPGA硬件實(shí)現部分用到的4個(gè)FIR濾波器的頻率特性曲線(xiàn)見(jiàn)圖2。

　　3 系統建模與仿真

　　DSP Builder是Altera公司推出的一個(gè)面向DSP開(kāi)發(fā)的系統級工具，它是作為Matlab的一個(gè)Simulink工具箱(ToolBox)出現的。DSP Bui-lder作為Simulink中的一個(gè)工具箱，使得在使用FPGA設計DSP系統時(shí)完全可以通過(guò)Simulink的圖形化界面進(jìn)行，只需簡(jiǎn)單地進(jìn)行DSP Builder工具箱中的模塊調用即可。

　　圖3中的基于子帶分解的自適應濾波器模塊框圖系統由分析濾波器子系統h00，h01，h10，h11，綜合濾波器子系統g00，g01、抽取，插值，加法，減法器，自適應濾波器等模塊組成。h00和h10是完全一模一樣的低通濾波器，h01和h11是完全一模一樣的高通濾波器。h00，h01，g00，g01的幅頻特性曲線(xiàn)見(jiàn)圖2。h00對應圖2中的h0，h01對應圖中的h1，g00對應圖中的g0，g01對應圖中的g1。Subysteml，Subyst-em2，Subystem3，Subystem4是自適應濾波器。Subystem2，Subystem3自適應濾波器的階數是Subysteml，Subystem4階數的1／20。期望信號由sine wavel模塊提供，輸入信號由Sine wave2和Random Bitstream疊加在一起的信號組成。系統所需的模塊都是直接調用DSP builder中的模塊。Subystem2是7階NLMS算法自適應濾波器，其框圖見(jiàn)圖4。如果調高提高收斂速度，則可增加延遲模塊、自適應子系統模塊，加法器模塊即可，但需消耗更多的硬件資源。

　　自適應濾波器模塊主要由延遲單元，權值更新子系統、加法器模塊，乘法器模塊組成。它是將抽取過(guò)后的信號進(jìn)行自適應濾波。

　　FIR濾波器的單位沖激響應是有限長(cháng)的，其z變換為。分析和綜合濾波器系統主要由延遲單元、加法器、加法器模塊組成。分析和綜合濾波器不可能有銳截止的理想特性，必須通過(guò)增加階數來(lái)逼近。分析濾波器子系統h00，h01，h10，h11，綜合濾波器子系統g00，g01均采用橫截型結構。

　　權值更新子系統模塊主要由乘法器、除法器、加法器、延遲單元、總線(xiàn)類(lèi)型轉換等模塊組成。該子系統主要完成濾波器的權值更新。w(k+1)=w(k)+μ／γ+xT(k)x(k)e(k)x(k)運算和wi(k)xi(k)運算。

　　4 仿真

　　Matlab的Simulink環(huán)境具有強大的圖形化仿真驗證功能，用DSP Builder模塊設計好一個(gè)新的模型后，可以直接在Simulink中進(jìn)行算法級、系統級仿真驗證。該設計的Simulink仿真如圖6所示，輸出信號含有毛刺，這說(shuō)明輸出信號與期望信號還有一定的穩態(tài)誤差?？梢酝ㄟ^(guò)增加濾波器的階數，或修改步長(cháng)控制參數μ，以達到更好的效果。

　　運行Signal complier可將通過(guò)Simulink的模塊文件(．mdl)轉換成通過(guò)的硬件描述語(yǔ)言VHDL文件；運行Testbench(測試平臺)可將Sine wavel、Sinewavel+noise、Clock轉換成針對HDL仿真器ModelSim的測試文件。由圖7可知輸出信號Sine out逐漸趨于穩定，逼近與期望信號sine wavel，因此設計結果滿(mǎn)足要求，能夠實(shí)現自適應過(guò)程。

　　5 結語(yǔ)

　　本文只是從硬件的角度出發(fā)設計兩個(gè)子帶自適應濾波器的FPGA實(shí)現。由于分解濾波器組的非理想特性，有必要采取子帶間濾波，子帶間的濾波可大大提高收斂速度。子帶自適應濾波器的設計和研究過(guò)程是比較復雜的，這里就主要的設計研究思想做了一個(gè)闡述，鑒于設計中的自適應濾波器的階數選取相對較小，因而對自適應濾波器的穩態(tài)誤差有一定的影響，通過(guò)增加自適應濾波器的階數，分析和綜合濾波器的階數、數據的位數來(lái)提高精度。