基于FPGA的8B10B編解碼設計

摘要：為提高8B／10B編解碼的工作速度和簡(jiǎn)化邏輯方法，提出一種基于FPGA的8B／10B編解碼系統設計方案。與現有的8B／10B編解碼方案相比，該方案是一種利用FPGA實(shí)現8B／lOB編解碼的模塊方法，接收模塊在收到外部發(fā)送的并行數據時(shí)，通過(guò)直接查找映射的方法轉換成利于傳輸的串行信號。串行信號經(jīng)串并行轉換模塊，將數據經(jīng)10B／8B解碼模塊解碼還原成原始數據。為了更好實(shí)現數據的傳輸，系統加入了極性偏差RD控制。結果表明，該8B／10B編解碼系統設計方案傳輸數據穩定，滿(mǎn)足設計要求。
關(guān)鍵詞：串行數據傳輸；8B／lOB編解碼；極性偏差(RD)；VHDL

隨著(zhù)通信技術(shù)的發(fā)展，在復雜的電磁環(huán)境下正確傳輸數據受到人們的關(guān)注，因此性能優(yōu)異的光纖通訊越來(lái)越受到青睞，而誤碼率要滿(mǎn)足設計需求，關(guān)鍵在于串行傳輸數據所選用的編碼方法。
8B／10B編解碼技術(shù)是主流傳輸標準的編解碼技術(shù)之一，廣泛應用于高速串行標準中，例如光纖通道1、PCI-Express、串行ATA、1394b等。8B／10B編解碼技術(shù)設定傳輸數據流擁有連續“l(fā)”或連續“0”不能超過(guò)5個(gè)，保證傳輸的直流成分接近0，基線(xiàn)漂移減至最小，避免因接收端時(shí)鐘漂移或同步丟失而引起數據丟失。8B／10B編碼方法具有DC補償功能，能夠保證鏈路中不隨著(zhù)時(shí)間推移而出現DC偏移。這使得信號的轉換不會(huì )因電壓位階的關(guān)系造成信號錯誤。8B／10B編碼采用冗余方式，將8位的數據和一些特殊字符按照特定的規則編碼成10位的數據，根據這些規則，能檢測出傳輸過(guò)程中發(fā)生錯誤的信息。通過(guò)以上各種措施，8B／10B編碼方式能夠確保數據在高速傳輸過(guò)程中正確傳送和識別。
因此這里提出一種利用FPGA實(shí)現8B／lOB編解碼系統設計方案。

1 系統設計總體設計
1．1 系統設計結構
該系統是基于FPGA設計的8B／10B編解碼器，首先系統接收外部發(fā)送的8B并行數據，在8B／10B編碼模塊中完成編碼后，再通過(guò)10B數據并串轉換模塊生成利于傳輸的10B串行信號。這樣8B／10B編碼模塊和10B并串轉換模塊構成8B／lOB編碼器。編碼端發(fā)送的10B串行信號經(jīng)過(guò)傳輸線(xiàn)路傳輸后被lOB數據串并行轉換模塊所接收，轉換完成的10B并行數據再通過(guò)1OB／8B解碼模塊解碼完成后即是還原后的原始數據。這樣lOB串行數據到10B并行數據轉換模塊和1OB／8B解碼模塊就構成了1OB／8B解碼器。圖1為系統設計框圖。

1．2 設計方案
8B／10B編解碼器通常有兩種設計方法：一種是用查找表直接將8位信號映射成lO位信號，該方法是采用存儲器存儲所有可能出現的碼組，再將輸入碼組轉換為存儲地址，找出對應的編解碼。這種方法邏輯簡(jiǎn)單，開(kāi)發(fā)時(shí)間很短；另一種是通過(guò)邏輯運算直接實(shí)現編解碼功能，其優(yōu)點(diǎn)是明顯減小內部使用面積，但邏輯關(guān)系復雜。從系統優(yōu)化考慮把1節8 bit字節拆分成3 bit和5 bit，然后在極性偏差RD(running dis-
parity)控制器的控制下以并列方式編解碼。這種方法的組合邏輯實(shí)現可以簡(jiǎn)化碼表，減小電路板的面積，有效提高編碼工作速度，同時(shí)由于電路板的面積減小，功耗顯著(zhù)降低。這里采用第1種方法，同時(shí)結合第2種方法的設計思路。

2 系統軟件程序設計
2．1 8B／10B編碼模塊

2．2 10B并串轉換模塊
該模塊主要完成10B并行數據到lOB串行數據的轉換功能，lOB串行數據的數據格式為：l bit低電平起始位、10 bit數據位、l bit高電平停止位、2 bit高電平數據空碼。生成一個(gè)完整的10B串行數據包含4個(gè)狀態(tài)，生成起始位、轉換10 bit數據位、生成停止位、生成數據空碼。
2．3 10B串并行轉換模塊
該模塊主要完成10B串行信號到10B并行信號的轉換，10B信號的串并轉換模塊主要是要從14 bit的串行信號中挑出10 bit的有效數據位，過(guò)程中首先要判斷起始位(而不是任意一個(gè)低電平)，然后采集10 bit的有效數據位，完成后等待下一個(gè)起始位。程序同樣是通過(guò)狀態(tài)機來(lái)實(shí)現整個(gè)過(guò)程的流通。
2．4 10B／8B解碼模塊
解碼模塊根據系統要求可分為6B／5B解碼模塊、4B／3B解碼模塊和誤碼檢測模塊。解碼模塊相對編碼模塊而言邏輯過(guò)程要簡(jiǎn)單的多，該模塊首先將10 bit信號分割成4 bit和6bit兩部分(高低位必須和編碼端對應)，然后4 bit和6 bit數據根據編碼列表分別解碼成3 bit和5 bit，在解碼過(guò)程中判斷是否有誤碼產(chǎn)生有則報錯，無(wú)則并行輸出。圖4給出了1OB／8B解碼模塊的邏輯框圖和程序設計流程如圖4所示。

3 系統仿真結果分析
待完成整套的8B／10B編解碼器模塊連接后，對整體程序進(jìn)行仿真驗證，其結果如圖5所示，其中clkl為編碼和解碼模塊的時(shí)鐘引腳，elk2為1OB串并轉換和10B并串轉換模塊的時(shí)鐘引腳，rst為整個(gè)系統的異步復位引腳，datin[7..0]為待傳輸的8 bit并行數據，datout[7．．0]為傳輸完成的8 bit并行數據，error為解碼端誤碼檢測報警引腳，wrong為編碼端出錯報警引腳。還有3個(gè)引腳是系統不必要的但是為方便調試而引出的，outl[9..0]為10B串并轉換完成的10B并行信號，out3為10B并串轉換完成的10B串行信號，out2[9..0]為8B／10B編碼完成的10B并行信號。

由圖5可看出：輸入數據datin為“10101110”，經(jīng)過(guò)8B／10B編碼完成的數據out2為“0111001010”，8B／10B編碼模塊出錯報警引腳為“0”，10B并串轉換輸出的串行數據out3為“00111001010111”，10B串并轉換輸出的并行數據outl為“0111001010”，1OB／8B解碼完成的輸出數據datout為“10101llO”，結合整個(gè)系統的工作過(guò)程和編碼列表不難看出系統正確的完成了編碼和解碼的功能，能滿(mǎn)足設計任務(wù)的需要。

4 結束語(yǔ)
本文提出一種利用FPGA實(shí)現8B／10B編碼和10B／8B解碼設計的方法，介紹了8B／10B編解碼技術(shù)，實(shí)現了8B／10B的正常編解碼和接口串并、并串轉換的設計，在FPGA的控制下能實(shí)現數據的傳輸，滿(mǎn)足了實(shí)際設備中所提出的要求。