基于FPGA的變頻器慣性輸出技術(shù)

節能降耗是國家的基本國策，而電廠(chǎng)節能是電力系統節能降耗的重要環(huán)節，采用高壓變頻技術(shù)對電廠(chǎng)重要用電設備的驅動(dòng)電源進(jìn)行技術(shù)改造，是火電廠(chǎng)節能降耗有效途徑。隨著(zhù)高壓變頻器已經(jīng)在電廠(chǎng)中得到越來(lái)越廣泛的應用，變頻器運行的穩定可靠性將直接影響整個(gè)電廠(chǎng)的安全。在實(shí)際運行中如果變頻器的主控制器死機或者復位將引起變頻器停止輸出，使負荷電動(dòng)機停機，這將給電廠(chǎng)造成巨大的損失。針對目前使用最廣泛的級聯(lián)多電平變頻器，本文采用基于fpga的變頻器慣性輸出技術(shù)，即fpga在檢測到主控制器異常時(shí)，根據記憶值維持變頻器的輸出直至控制器恢復正常，將大大提高變頻器的穩定可靠性。

2 級聯(lián)多電平變頻器工作原理

級聯(lián)多電平變頻器又稱(chēng)單元串聯(lián)多電平變頻器或完美無(wú)諧波變頻器，通過(guò)串聯(lián)若干低壓功率單元的方式來(lái)實(shí)現高壓輸出，電壓電流的諧波含量低，對電網(wǎng)諧波污染較小，輸入功率因數較高，并且不必采用輸入諧波濾波器和功率因數變換器，在實(shí)際中應用較為廣泛。以6kv變頻器為例，每相由6個(gè)額定電壓為577v的功率單元串聯(lián)，三相共有18個(gè)功率單元，分別由輸入隔離變壓器的18個(gè)二次繞組供電，18個(gè)二次繞組分3組，每組之間存在20°相位差，形成相當于18脈沖整流。使得電壓總畸變率只有3%，電流總畸變率小于4%。其結構圖如圖1所示。

圖1 級聯(lián)式6kv變頻器結構圖

功率單元的結構如圖2所示，三相交流電整流后經(jīng)濾波電容濾波形成直流母線(xiàn)電壓，逆變器由4個(gè)耐壓為1700v的igbt模塊組成h橋式單相逆變電路，通過(guò)pwm控制，在輸出端得到變壓變頻的交流輸出，輸出電壓為單相交流0～577v，頻率為0～50hz。旁路功能是一種當設備出現故障后斷開(kāi)故障點(diǎn)而使設備繼續正常運行功能。當需要旁路時(shí)，通過(guò)晶閘管v導通，旁路該功率單元輸出，平常正常工作時(shí)，晶閘管v處于關(guān)斷狀態(tài)。

圖2 級聯(lián)式變頻器功率單元結構圖

3 基于fpga的相位移載波spwm調制方法

相位移載波技術(shù)的基本原理是使用幾個(gè)1.2khz三角載波信號和一個(gè)正弦參考信號(每相) 比較，產(chǎn)生spwm信號。將三角載波進(jìn)行合適的移相，可以消除特定次數的諧波。以a相為例，正弦調制波和三角載波如圖3所示。六級功率單元使用的正弦調制波的幅值和相位相同，而每級功率單元的三角載波形狀相同相位不同，各載波間相角依次移動(dòng)2π/6即60°，這樣就可以有效抑制輸出電壓和電流變化率。h橋單元左右橋臂的調制波相位相反，有助于提高整個(gè)系統的等效載波比。試驗已證明n級單元串聯(lián)時(shí)的等效載波頻率為三角載波的頻率的2n倍，并且在該種方式控制下的直流電壓利用率高。

圖3 相位移載波調制原理圖

目前所使用的變頻器一般將上述比較過(guò)程放在cpu中完成，當cpu遇到干擾復位或程序出錯的時(shí)候，變頻器將停止輸出。由fpga來(lái)完成三角波和正弦波的比較過(guò)程將很好的解決這個(gè)問(wèn)題，利用cpu的強大計算能力實(shí)時(shí)計算參與比較的正弦波，利用fpga高速度的時(shí)鐘精確產(chǎn)生移相三角波，然后在fpga中進(jìn)行比較輸出。

4 fpga脈沖發(fā)生器及慣性輸出原理

由fpga實(shí)現相位移載波spwm調制的結構框圖如圖4所示。fpga與cpu的接口由數據總線(xiàn)、地址總線(xiàn)和控制總線(xiàn)實(shí)現，cpu上電后首先對fpga的控制寄存器進(jìn)行初始化，設置spwm的輸出周期，各路三角波的初始相位和幅值。地址發(fā)生器根據周期寄存器的值產(chǎn)生ram讀取地址，輸出數據進(jìn)入緩存。在每個(gè)三角波的谷值處給cpu一個(gè)中斷，通知cpu更新數據，在每個(gè)三角波的峰值處從ram中讀取數據進(jìn)入緩存。cpu每次更新數據的同時(shí)也更新地址寄存器，指明當前輸出數據的地址長(cháng)度，此地址長(cháng)度決定了變頻器輸出的頻率。多路比較器實(shí)時(shí)將緩存數據與對應三角波進(jìn)行比較產(chǎn)生spwm波形，光纖信號組合器將每一個(gè)功率單元所需信號即左臂信號、右臂信號、閉鎖信號、旁路信號組合編碼成一路串行信號送入光接口。

圖4 fpga實(shí)現變頻器慣性輸出結構圖

在fpga內部實(shí)現了一個(gè)看門(mén)狗(控制器狀態(tài)檢測器)對cpu進(jìn)行監視，cpu在正常工作時(shí)，在每ms之內必須給fpga一個(gè)喂狗信號，當檢測器在2ms沒(méi)有檢測到此信號變化則給地址發(fā)生器一個(gè)信號，地址發(fā)生器則根據當前的地址寄存器產(chǎn)生地址從雙口ram中讀取數據，從而實(shí)現cpu死機時(shí)變頻器輸出的相位和頻率能夠繼續，即具有慣性輸出功能。fpga實(shí)現慣性輸出時(shí)，狀態(tài)寄存器保存當前輸出頻率值和故障標志，以供cpu復位之后讀取。

5 verilog設計與仿真

根據圖4的結構框圖應用verilog語(yǔ)言進(jìn)行設計，選用lattice的xp3系列fpga進(jìn)行設計，與傳統的基于sram的fpga不同，latticexp3器件不需要外接引導存儲器，因此能提供單芯片的解決方案，從而減少了電路板面積，并簡(jiǎn)化了系統制造過(guò)程。以控制狀態(tài)檢測器為例，當fpga在一段時(shí)間內檢測到cpu的喂狗信號沒(méi)有改變時(shí)，給出cpu異常信號，改變地址控制器的輸出策略。其仿真圖形如圖5所示。

圖5 cpu狀態(tài)檢測器仿真時(shí)序圖

6 實(shí)驗結果

依據本文所述的慣性輸出理論所研制的6kv變頻器樣機，在運行時(shí)手動(dòng)復位主cpu，輸出的電壓波形能夠與復位前的頻率和幅值一致，主cpu復位之后根據fpga中保持的復位前數據維持變頻器輸出的連續。上述實(shí)驗驗證了變頻器主cpu死機復位時(shí)的慣性輸出理論。

7 結束語(yǔ)

本文詳細論述了慣性輸出技術(shù)在級聯(lián)式多電平變頻器設計中的應用，通過(guò)仿真和實(shí)際樣機的研制驗證了該技術(shù)的可行性，采用此技術(shù)可以大大提高變頻器輸出的穩定可靠性。雖然慣性輸出技術(shù)目前在高壓變頻器中的應用僅限于樣機，但隨著(zhù)行業(yè)的逐漸認同和實(shí)際運行的檢驗后，慣性輸出技術(shù)必將成為檢驗下一代變頻器的重要技術(shù)指標。