基于FPGA的智能儀器遠程控制系統

摘要：為實(shí)現智能儀器的遠程控制，提高控制系統的速度，采用現場(chǎng)可編程門(mén)陣列(FPGA)芯片、USB芯片等實(shí)現了智能儀器遠程控制系統的設計。重點(diǎn)介紹RS232與USB的接口轉換原理及FPGA程序設計和仿真。系統采用先入先出存儲器和有限狀態(tài)機實(shí)現了RS232與USB的接口轉換，并實(shí)現上位機的控制、數據處理等功能。系統可大大減少上位機的工作量，不僅可以用于實(shí)驗室也可應用在工業(yè)生產(chǎn)中。

目前智能儀器已廣泛應用于科研和工業(yè)生產(chǎn)當中，但是許多儀器分散在不同的地理位置上，不易操作和維護，并且實(shí)時(shí)跟蹤性能差，人為誤差大，數據無(wú)法保存，另外大量高檔儀表價(jià)格相當昂貴。為解決上述難題，在計算機的提示下完成操作，可以減少人為因素造成的損壞，并提高測試數據的準確度。由于智能儀器是RS232接口，上位機用的是USB接口，所以還需由FPGA實(shí)現RS232與USB之間的接口轉換。由于FPGA可以并行處理，集成度高，可用資源豐富，所以利用FPGA進(jìn)行數據處理，可以減少上位機的工作量，減少數據處理的時(shí)間，還可以縮短設計周期，減小板卡體積，以便于集成到其他板卡上。

1 控制系統及接口簡(jiǎn)介

1.1 系統功能

在整個(gè)系統中，上位機可以實(shí)時(shí)對系統進(jìn)行監控，并下發(fā)相應的命令。智能儀器傳出的數據通過(guò)RS232接口傳送到FPGA，FPGA根據上位機下發(fā)的命令對這些數據進(jìn)行判決、處理，然后經(jīng)過(guò)USB接口上傳給上位機，再由上位機對FPGA處理過(guò)的數據進(jìn)行顯示、存儲等操作。

1.2 USB接口芯片簡(jiǎn)介

本設計采用的是CYPRESS半導體公司的EZUSBFX2系列芯片CY7C68013。CY7C68013是一款高性能USB 2.0微控制器，它提供了全面的USB 2.0外圍設備解決方案。工作模式有Port，Slave FIFO和GPIFMaster三種，本方案采用Slave FIFO模式。在該模式下，外部控制器(如FPGA)可像對普通FIFO一樣對FX2中端點(diǎn)為2，4，6，8的數據緩沖區進(jìn)行讀/寫(xiě)。FX2內嵌的8051固件的功能只是配置Slave FIFO相關(guān)的寄存器，以及控制FX2何時(shí)工作在Slave FIFO模式下。一旦8051固件將相關(guān)的寄存器配置完畢，且使自身工作在Slave FIFO模式下后，外部邏輯(如FPGA)即可按照Slave FIFO的傳輸時(shí)序，高速地與主機進(jìn)行通信，而在通信過(guò)程中不需要8051固件的參與。

1.3 RS232接口簡(jiǎn)介

RS232C標準（協(xié)議）的全稱(chēng)是EIARS232C標準。EIARS232C是用正負電壓來(lái)表示邏輯狀態(tài)的，與TTL以高低電平表示邏輯狀態(tài)的規定不同。因此，為了能夠與計算機接口或終端的TTL器件連接，必須使EIARS232C與TTL電路之間進(jìn)行電平和邏輯關(guān)系的變換。實(shí)現這種變換的方法可用分立元件，也可用集成電路芯片。該設計用的是MAX3232芯片。

RS232的數據傳輸格式如圖1所示。

圖1 RS232標準的數據傳輸格式

RS232傳輸格式包含起始位（1b）、有效數據位（8b）、奇偶校驗位（0~2b）、停止位（1b）。傳輸線(xiàn)在空閑時(shí)為高電平，因此起始位為低電平，停止位為高電平。

奇偶校驗位可設置為奇校驗、偶校驗或不校驗，有效數據位是從低位開(kāi)始傳送。

2 FPGA設計

2.1 USB接口時(shí)序

在Slav e FIFO方式下，外部邏輯與FX2的連接信號如圖2所示。

圖2 FX2 Slave模式下接口管腳連接圖

在Slav e FIFO模式下，CY7C68013芯片為端口2，4，6，8 提供滿(mǎn)空標志位FLAGA，FLAGB，FLAGC，FLAGD。IFCLK為FX2輸出的時(shí)鐘，可作通信的同步時(shí)鐘；SLCS為FIFO的片選信號；SLOE為FIFO輸出使能；SLRD為FIFO讀信號；SLWR為FIFO寫(xiě)信號。對FPGA來(lái)說(shuō)，4個(gè)端口分別為4個(gè)FIFO。

FPGA檢測4個(gè)滿(mǎn)空標志位來(lái)分別對相應的FIFO進(jìn)行讀/寫(xiě)。FPGA可以選擇同步或異步讀/寫(xiě)，在該設計中采用異步讀/寫(xiě)。在異步Slave FIFO寫(xiě)時(shí)，時(shí)鐘由FPGA提供。數據在SLWR的每個(gè)有效-無(wú)效的跳變沿時(shí)被寫(xiě)入，FIFO寫(xiě)指針遞增。異步Slave FIFO讀時(shí)，FIFO讀指針在SLRD的每個(gè)有效-無(wú)效的跳變沿時(shí)遞增以改變數據。

2.2 FPGA程序設計

FPGA設計是整個(gè)系統的核心部分，由VHDL語(yǔ)言實(shí)現。FPGA實(shí)現了USB與RS232接口的轉換、數據的處理、命令的傳輸等功能。有了上面的接口時(shí)序，便可以進(jìn)行FPGA設計。FPGA部分的總體設計如圖3所示。模塊介紹：

USB與FPGA接口模塊：USB與FPGA之間的接口轉換模塊，主要功能為將USB接口傳過(guò)來(lái)的信息緩存到FPGA內部FIFO，并將由數據處理模塊處理過(guò)的數據傳給USB芯片。即產(chǎn)生控制信號讀/寫(xiě)USB芯片內部FIFO?？梢杂勺x/寫(xiě)FIFO兩個(gè)有限狀態(tài)機實(shí)現。

以讀取CY7C68013芯片內數據為例，根據異步讀USB內的FIFO時(shí)序圖可分為4個(gè)狀態(tài)：空閑態(tài)、選擇地址態(tài)、準備讀數據態(tài)、讀數據態(tài)、讀取后狀態(tài)[6] 。在空閑態(tài)，當讀事件發(fā)生時(shí)進(jìn)入選擇地址態(tài)；在選擇地址態(tài)，使FIFOADR[1: 0] 指向OUT FIFO，進(jìn)入準備讀數據態(tài)；在準備讀數據態(tài)，如FIFO空，在本狀態(tài)等待，否則進(jìn)入讀數據態(tài)；在讀數據態(tài)，使SLOE，SLRD有效，從數據線(xiàn)上讀數，再使SLRD無(wú)效，以遞增FIFO讀指針，再使SLOE無(wú)效，進(jìn)入讀取后狀態(tài)；在讀取后狀態(tài)，如需傳輸更多的數，進(jìn)入準備讀數據態(tài)，否則進(jìn)入空閑態(tài)。

圖3 FPGA總體設計框圖

USB數據緩存模塊：用來(lái)緩存計算機發(fā)給智能儀器的指令等信息。是由FPGA芯片的IP核生成的先入先出存儲器FIFO。容量為8b*512depth。占用1個(gè)塊RAM資源。

RS232數據緩存模塊：用來(lái)緩存由智能儀器發(fā)出的數據。是由FPGA IP核生成的先入先出存儲器FIFO。容量為8b*512depth，占用1個(gè)塊RAM資源。

RS232與FPGA接口模塊：RS232與FPGA之間的接口轉換模塊。主要功能為進(jìn)行串/并和并/串轉換。

將USB數據緩存模塊中緩存的內容以合適的速率通過(guò)串口發(fā)給智能儀器，并將智能儀器發(fā)出的數據緩存到RS232數據緩存模塊中。此模塊也是由兩個(gè)狀態(tài)機實(shí)現。串口通信必須要設定波特率，這里采用的波特率為9600Kb/s，采用的時(shí)鐘為50MHz，相當于傳送1位數據需要約5028個(gè)時(shí)鐘周期，這里采用減法計數器來(lái)控制，即計數器計到5028個(gè)時(shí)鐘周期后，就開(kāi)始傳輸下一位數據。

數據處理模塊：主要功能為根據上位機的指令對RS232數據緩存中的數據做出相應的處理。處理后再向上位機傳。主要的處理方式有定時(shí)取數、平滑處理等。實(shí)現方式由狀態(tài)機等實(shí)現。FPGA頂層模塊：主要負責各模塊間數據流的流向。以及與外部芯片相連的輸入輸出信號的定義。

系統在工作時(shí)，在采集數據上傳上位機時(shí)，數據通道為：智能儀器發(fā)送的數據通過(guò)RS232接口模塊存在RS232數據緩存模塊中緩存。當緩存到一定的數據量后，再通過(guò)數據處理模塊連續的讀取FIFO中的數據并根據上位機發(fā)送的命令進(jìn)行相應的數據處理，然后將處理的數據通過(guò)USB與FPGA接口模塊傳給USB接口。在上位機下發(fā)控制命令時(shí)，數據通道為：上位機發(fā)送的命令通過(guò)USB口傳給FPGA的RS232與FPGA接口模塊，此模塊判斷是數據處理指令還是控制儀器指令。如果是數據處理指令，則傳向數據處理模塊讓其按要求進(jìn)行數據處理。如果是控制儀器指令，則將其存入USB數據緩存模塊中，再由RS232與FPGA接口模塊讀取，轉成RS2322格式后傳出。由于RS232接口速度比USB接口慢，用FPGA內部的異步時(shí)鐘FIFO解決速率匹配問(wèn)題。

將通過(guò)RS232傳過(guò)來(lái)的數據緩存在FIFO中，然后存到一定數據量后再全部連續的取出，如此往復，從而實(shí)現數據的連續采集及上位機的實(shí)時(shí)顯示。將通過(guò)USB傳過(guò)來(lái)的數據放在另一個(gè)FIFO中緩存，讓FPGA按照RS232的速率進(jìn)行讀取。這樣可以防止RS232的速度跟不上USB的速度而產(chǎn)生的數據丟失。

3 仿真結果

FPGA采用的系統時(shí)鐘頻率為50MHz，仿真工具為Modelsim SE 6.5a，仿真用數據為連續的8b數據。

仿真結果如圖4所示。

圖4 FPGA讀USB內部FIFO仿真圖

圖4為FPGA讀USB內部FIFO的仿真結果，DATA為模擬從USB口接到的數據，該數據已存在于USB芯片的FIFO中。FIFO DATA為FPGA接到的數據，由上可以看出，FPGA可以將USB接受到的數據解析出來(lái)。

圖5為RS232與FPGA接口部分仿真結果?？梢钥闯?，由RS232接收串行數據RXD已經(jīng)轉換為并行數據din。程序中是在一個(gè)有效字節結束后將其存入FIFO中，由圖可以驗證。圖6頂層模塊仿真圖，為了驗證由FPGA發(fā)出的數據能正確的接受到，先由FPGA內部發(fā)數據，然后通過(guò)RS232的TXD端口發(fā)出，讓RXD與TXD相連再接收，可以看出發(fā)出的數據可以被正確的接收回來(lái)并傳向USB接口，說(shuō)明時(shí)序正確。

同理可以驗證USB端的收發(fā)時(shí)序。

圖5 RS232接收端仿真圖

圖6 頂層模塊仿真圖

4 結 語(yǔ)

本文采用FPGA實(shí)現了USB與RS232間的接口轉換及數據處理的功能。設計中先入先出存儲器的運用解決了數據的緩存的和速率匹配問(wèn)題，有限狀態(tài)機的運用使得程序設計更加清晰可靠。該設計將復雜的信號運算集中在FPGA中完成，利用FPGA獨特的并行處理能力，減小上位機工作量的同時(shí)，提高了系統運行速度。