基于FPGA IP核的線(xiàn)性調頻信號脈沖壓縮

2.3 工程軟件仿真

　　利用ModelSim仿真軟件首先對程序代碼進(jìn)行時(shí)序功能仿真，完成邏輯的綜合與實(shí)現之后再進(jìn)行布局布線(xiàn)后仿真，此時(shí)的仿真已基本接近真實(shí)情況。綜合后的仿真情況如圖7所示，仿真結果表明軟件運行正常，可實(shí)現線(xiàn)性調頻信號的脈沖壓縮。

　　2.4 測試數據分析

　　完成程序編制及仿真之后，把軟件加載至FPGA中進(jìn)行全面測試。通過(guò)Chipscope軟件可以采集到A/D之后的I/Q線(xiàn)性調頻基帶信號數據以及經(jīng)過(guò)FPGA處理后的脈壓數據，把A/D后采集到的數據放在Matlab中進(jìn)行理想的脈沖壓縮，與實(shí)際FPGA的脈壓結果進(jìn)行對比。從圖8中可以看出，兩種處理的結果是一致的，主副瓣比大約都在35 dB左右，主瓣寬度也基本相同。如圖8所示。

　　脈沖壓縮系統軟、硬件調試完畢之后，通過(guò)板上的D/A輸出可以直接監測脈沖壓縮后的I/Q信號波形，如圖9所示。

　　3 結語(yǔ)

　　本文主要介紹了一種利用FPGA IP核設計線(xiàn)性調頻信號脈沖壓縮的方法，通過(guò)各種仿真與實(shí)際測試表明脈沖壓縮結果正確。這種基于IP核的模塊化設計方法非常靈活，參數的設置和修改方便，大大縮減了設計的開(kāi)發(fā)周期。需要注意的是，雖然IP核的內部結構和實(shí)現功能已經(jīng)固定，但設計時(shí)也要結合算法原理和IP核的自身特點(diǎn)綜合考慮，對參數進(jìn)行合理設置，以便獲得硬件資源和運算速度的最優(yōu)化。