利用FPGA實(shí)現優(yōu)異的家用電器設計

圖2是PWM的基本方框圖，而圖3則是一個(gè)驅動(dòng)模擬電機接口電路的調制輸出。UP和DOWN輸入信號被用來(lái)調整輸出信號的占空比，它們可以由微控制器產(chǎn)生。第一個(gè)模塊利用所有MAX II器件中都有的UFM振蕩器來(lái)產(chǎn)生兩個(gè)頻率不同的時(shí)鐘。來(lái)自該模塊的4位輸出信號DUTY_CYCLE的增加或降低取決于UP或DOWN信號的證實(shí)。第二個(gè)4位輸出信號COUNT以第一個(gè)模塊中產(chǎn)生的較高時(shí)鐘頻率連續增加。該信號與第二個(gè)模塊中相同頻率的DUTY_CYCLE信號進(jìn)行比較。比較的結果是分配到最終輸出信號PWM的單個(gè)位。信號DUTY_CYCLE是一個(gè)4位的變量，因此輸出信號的占空比具有16個(gè)不同的取值。在本設計實(shí)現中，輸入UP的優(yōu)先級要高于DOWN。因此，如果兩個(gè)信號同時(shí)為高電平，輸出信號將被視作占空比的增加。