基于FPGA原型設計 能為您做些什么？

除了能夠加快協(xié)議測試， 到Freescale 的工程師完成首個(gè)芯片時(shí)，他們還能夠：
?發(fā)布調試器軟件，且在芯片實(shí)現后無(wú)需進(jìn)行大的修改；
?完成驅動(dòng)程序軟件；
?在操作系統提示符下引導SoC；
?實(shí)現調制解調器陣營(yíng)(modem camp)和注冊。

僅在完成首個(gè)芯片后一個(gè)月，Freescale 團隊就成功地從這個(gè)系統中撥出了第一個(gè)移動(dòng)電話(huà)呼叫，把產(chǎn)品開(kāi)發(fā)進(jìn)度縮短了6個(gè)多月，這非常具有里程碑意義。

如 Scott Constable 所說(shuō)，“除了加速我們所述的協(xié)議測試目標外，我們的 FPGA 系統原型還加快了眾多其他領(lǐng)域的項目進(jìn)度，再次證明了它的價(jià)值。

也許最重要是給開(kāi)發(fā)人員帶來(lái)的不可估量的好處：它能夠讓工程人員盡早參與項目，讓從設計到軟件到驗證再到應用
的所有開(kāi)發(fā)團隊在芯片完成前半年時(shí)間內就對產(chǎn)品了如指掌。這種對產(chǎn)品專(zhuān)業(yè)知識認知的進(jìn)程的加快是難以用甘特圖
(Gantt chart) 來(lái)衡量的，卻可能是最有益處的?！?P> “ 鑒于如此多的優(yōu)勢， 用基于FPGA 的原型解決方案來(lái)加快 ASIC 的開(kāi)發(fā)進(jìn)程是一件非常自然的事情。我們隨后將這種方法介紹給了 Freescale 網(wǎng)絡(luò )和微控制器部，還將其用于最新 IP驗證、驅動(dòng)程序開(kāi)發(fā)、調試器開(kāi)發(fā)和客戶(hù)演示?！?P> 這個(gè)例子說(shuō)明基于 FPGA的原型方法能夠給軟件開(kāi)發(fā)團隊提供什么樣的增值工具，能夠在產(chǎn)品質(zhì)量和項目進(jìn)程方面帶來(lái)怎樣顯著(zhù)的回報。

接口優(yōu)勢：測試真實(shí)條件下的數據效應很難想象有這樣一種 SoC 設計可以不遵守輸入數據、處理數據、生成輸出數據的基本結構。實(shí)際上，如果我們深入 SoC 設計，就會(huì )發(fā)現無(wú)數的子模塊遵循著(zhù)同樣的結構，直到單個(gè)門(mén)級。要在這些層級中的每一個(gè)層級驗證正確的處理，要求我們提供完整的輸入數據集，并觀(guān)察處理結果的輸出數據是否正確。對單個(gè)門(mén)來(lái)說(shuō)，這個(gè)工作很簡(jiǎn)單，對小型 RTL 模塊來(lái)說(shuō)，也是可能的。但隨著(zhù)系統日趨復雜，從統計上來(lái)說(shuō)基本沒(méi)有可能確保輸入數據和初始條件的完整性，尤其是在有軟件運行在一個(gè)以上的處理器的時(shí)候。

為了提升傳統驗證方法的效率和覆蓋面，以及應對這種復雜性所帶來(lái)的挑戰，我們已經(jīng)投入了大量的研究工作和資金。在完整的 SoC 層面，我們需要使用多種不同的驗證方法來(lái)覆蓋所有輸入組合并和剔除極端情況下的組合。

最后一點(diǎn)非常重要，因為不可預測的輸入數據能擾亂所有的 SoC 系統，即便是精心設計的關(guān)鍵SoC設計也難以幸免。與新輸入的數據或者輸入數據不尋常的組合或序列相結合的，是非常多的 SoC 可能的前置狀態(tài)，可能會(huì )使SoC 處于某種無(wú)法驗證的狀態(tài)。當然，這種情況不一定是什么問(wèn)題，SoC 可以在無(wú)需系統的其他部分干預的情況下恢復，或者用戶(hù)根本就沒(méi)有察覺(jué)。

但是，不能驗證的狀態(tài)必須在最終芯片中避免，因此我們需要盡可能全面地測試設計的方法。在設計的功能仿真過(guò)程中，驗證工程師會(huì )采用有力的方法，比如受約束隨機激勵和高級測試工具來(lái)完成多種測試，旨在達到可接受的測試覆蓋面。但是，完整性仍受驗證工程師選擇的方向和給定的約束條件的限制，并受限于可用于運行仿真的時(shí)間。

結果雖然受約束隨機驗證永遠不可能窮盡，但能夠大大增強我們已經(jīng)測試了所有輸入的組合（包括可能的輸入和極端
情況輸入）的信心。

為了屏蔽極端情況下的組合，我們可以通過(guò)觀(guān)察真實(shí)條件下運行在基于FPGA 原型上的設計來(lái)完善我們的驗證工作。通過(guò)將 SoC設計植入原型，我們能夠以與最終芯片媲美的速度和準確度來(lái)運行設計，從而在最終的環(huán)境數據中進(jìn)行“浸入式”測試，就如在最終芯片上進(jìn)行的一樣。

西班牙瓦倫西亞的 DS2 采用基于FPGA 的原型將 SoC 設計浸入到真實(shí)環(huán)境中就是一個(gè)很好的例子。

實(shí)例：浸入到真實(shí)環(huán)境數據中

電力線(xiàn)寬帶 (BPL) 技術(shù)一般采用無(wú)法檢測的信號來(lái)通過(guò)輸電線(xiàn)發(fā)送和接收信息。BPL 的一種典型應用是將高清視頻從接收器通過(guò)輸電線(xiàn)傳輸到室內的任意一臺顯示器，如圖 4 所示。DS2 的 BPL 設計核心是復雜的硬件和嵌入式軟件算法，其可對電力線(xiàn)輸入輸出的高速傳輸信號進(jìn)行編碼和檢索。這些電力線(xiàn)可能工作在噪聲極高的電氣環(huán)境中，因此開(kāi)發(fā)工作的關(guān)鍵部分是在各種真實(shí)情況下驗證這些算法。

DS2 的 BPL 設計核心是復雜的硬件和嵌入式軟件算法，其可對電力線(xiàn)輸入輸出的高速傳輸信號進(jìn)行編碼和檢索。這些電力線(xiàn)可能工作在噪聲極高的電氣環(huán)境中，因此開(kāi)發(fā)工作的關(guān)鍵部分是在各種真實(shí)情況下驗證這些算法。

DS2 的 ASIC 設計經(jīng)理 Javier Jimenez 說(shuō)明了基于 FPGA 的原型設計對他們的用處：“采用穩健的驗證技術(shù)開(kāi)發(fā)可靠的高速通信非常重要。它需要采用不同的通道和噪聲模型進(jìn)行大量的嘗試，只有基于 FPGA 的原型可幫助我們全面測試算法，在原型上運行設計的嵌入式軟件。另外，我們還可將原型拿出實(shí)驗室，進(jìn)行廣泛的現場(chǎng)測試。我們可將多個(gè)原型放在真正的家居和辦公環(huán)境中，其中部分電氣環(huán)境非常惡劣。我們不能考慮將仿真器系統用于該目的，因為其價(jià)格非常昂貴，也不便攜帶?！边@種在實(shí)驗室外使用基于 FPGA的原型設計非常有指導意義，因為我們明白打造可靠、便攜的平臺對取得成功非常重要。

對實(shí)驗室可行性實(shí)驗的優(yōu)勢在項目的初始階段，需要對芯片拓撲、性能、功耗以及片上通信結構做出基本決策。部分決策采用算法或系統級建模工具便可良好執行，但也可以采用FPGA 進(jìn)行某些額外的實(shí)驗。這是否是真正基于 FPGA 的原型設計呢？我們正使用 FPGA 進(jìn)行某個(gè)概念的原型設計，但這與使用算法或數學(xué)工具不同，因為我們需要某些可能是由這些高級工具生成的 RTL。一旦進(jìn)入 FPGA，就可采集早期信息幫助推進(jìn)算法和最終 SoC 架構的優(yōu)化?；?FPGA 的原型為項目該階段帶來(lái)的優(yōu)勢是，可使用更準確的模型，而且這些模型的運行速度非?？?，能夠與實(shí)時(shí)輸入互動(dòng)。

這種類(lèi)型的實(shí)驗性原型值得一提，因為它們是在全面的 SoC 項目中使用基于 FPGA 的原型設計硬件和工具的又一途徑，可為我們的投資帶來(lái)更高的回報。

在實(shí)驗室外使用原型

基于 FPGA 的原型設計可用于驗證 SoC 設計的一個(gè)真正獨到之處，是其獨立工作的能力。這是因為 FPGA 可通過(guò)閃存 EEPROM 卡或其它獨立介質(zhì)進(jìn)行配置，無(wú)需主機 PC 管理。因此該原型不但可獨立運行，而且還可用于各種環(huán)境下的 SoC 設計測試，這與其它建模技術(shù)（如需要依賴(lài)主機干預的仿真）提供的環(huán)境儼然不同。

在極端情況下，原型可以完全從實(shí)驗室中取出，用于現場(chǎng)真實(shí)環(huán)境中。比如將原型安裝在開(kāi)動(dòng)的車(chē)輛上，研究設計對外部噪聲、移動(dòng)、天線(xiàn)場(chǎng)強等條件變化的依賴(lài)性。比如，本文作者就曾將移動(dòng)電話(huà)的基帶原型安裝在車(chē)輛上，通過(guò)公共 GSM 網(wǎng)絡(luò )在移動(dòng)中撥打電話(huà)。

芯片架構師與其他產(chǎn)品專(zhuān)家需要與早期客戶(hù)互動(dòng)，展示其算法的重要特性?；?FPGA 的原型設計在項目極早期的這個(gè)階段可能是非常關(guān)鍵的優(yōu)勢，但這種方法與主流 SoC 原型設計略有不同。

將基于 FPGA的原型用于實(shí)驗室外的另一種極為常見(jiàn)的用途是在商業(yè)展示會(huì )上進(jìn)行新產(chǎn)品功能的預制造展示。下面讓我們來(lái)研究一下英國 BBC 下屬的研發(fā)部門(mén)將基于 FPGA 的原型用于實(shí)驗室外和商業(yè)展示會(huì )的案例。

實(shí)例：現實(shí)世界中的原型

FPGA 獨立運行的強大功能在英國用來(lái)推廣 DVB-T2 的 BBC 研發(fā)項目中得到了充分展現。DVB-T2 是業(yè)界領(lǐng)先的最新開(kāi)放式標準，其可實(shí)現通過(guò)地面發(fā)射器傳播高清電視。

使用基于 FPGA 的原型的原因和大多數國際標準一樣，DVB-T2 技術(shù)規范的完善花費了數年時(shí)間，來(lái)自世界各地的研究人員和技術(shù)專(zhuān)家用了 3 萬(wàn)個(gè)工程小時(shí)。只有 FPGA 才能高度靈活地滿(mǎn)足開(kāi)發(fā)過(guò)程中不斷變更的需求。該規范于 2008 年 3 月終稿，并于三個(gè)月后在 6 月 26 日以《DVB 藍皮書(shū)》的方式發(fā)行。

由于 BBC 在規范制定的同時(shí)就已經(jīng)在使用基于 FPGA 的原型，由 BBC研發(fā)部 Justin Mitchell 帶領(lǐng)的 BBC 實(shí)施團隊就能夠為 DVB-T2 開(kāi)發(fā)一種基于硬件的調制器和解調器。該調制器建立在具有賽靈思Virtex-5 FPGA 的 Synopsys HAPS-51卡基礎之上。該卡連接至 BBC 研發(fā)部設計的子卡上。該子卡提供一個(gè) ASI 接口，可接收輸入的傳送流。輸入的傳送流隨后傳輸給 FPGA，按 DVB-T2 標準編碼，然后傳回子卡，直接上變頻為UHF。

該調制器用于業(yè)界首次從現場(chǎng) TV發(fā)射器傳輸 DVB-T2 標準信號，時(shí)間是該規范發(fā)行的同一天。解調器也采用 HAPS 作為另一種FPGA 原型的基礎，完善了端對端的工作鏈，并在 2008 年阿姆斯特丹的 IBC展會(huì )上進(jìn)行了演示，時(shí)間是規范最終確定后三個(gè)月。這是一項不平常的成就，幫助建立了該系統于 2009 年投入使用的信心。

此外， B B C 研發(fā)部還參與了DVB-T2 項目的其它重要部分，包括2009 年 3 月在 Turin 舉辦的非常成功的插拔測試大會(huì )。在這次大會(huì )上，共有五種不同的調制器和六種不同的解調器亮相，在各種模式下協(xié)同工作。BBC原型穩健的便攜式構造使其成為本次插拔測試大會(huì )上的亮點(diǎn)。

Justin Mitchell 對基于 FPGA 的原型評論道：“FPGA 最大優(yōu)勢之一是能夠在從預備階段到宣布傳輸的這段時(shí)間里跟蹤規范的最新變化。根據規范的變動(dòng)迅速對調制器做出調整的能力非常重要。很難想出有另一種可如此快速開(kāi)發(fā)調制器與解調器并支持便攜性的技術(shù)，其可使調制器與解調器獨立應用于現場(chǎng)發(fā)射器和公共展會(huì )?！?P>基于 FPGA 原型有何不足？

我們撰寫(xiě)本文的目的是公正地看待基于 FPGA 原型的優(yōu)勢與局限性，因此在前面談及各種優(yōu)勢之后，我們將在下面介紹部分局限性。

首先最重要的是，FPGA 原型不是 RTL 模擬器。如果我們的目的是編寫(xiě)一些 RTL，然后盡快在 FPGA 中實(shí)施，以查看它是否能工作，那么我們應該重新思考所忽略的東西。模擬器有兩個(gè)基本組件，可以把它們考慮成引擎和儀表盤(pán)。引擎的作用是激勵模型，記錄結果，而儀表盤(pán)的作用則是幫助我們檢驗這些結果。我們可以以小幅增量運行模擬器，然后通過(guò)我們的儀表盤(pán)進(jìn)行調整；我們可能采用某些非常復雜的激勵方式，這基本上都是仿真器的工作?；?FPGA 的原型能夠完成相同的工作嗎？當然不能。

FPGA 對運行 RTL“模型”來(lái)說(shuō)確實(shí)是一種速度更快的引擎，但當我們開(kāi)始設置該模型的時(shí)候，速度優(yōu)勢就會(huì )大打折扣。此外，模擬器的儀表盤(pán)部分能夠完整地控制激勵和掌握結果。我們應該思考儀表化 FPGA 的方法，深入了解設計的功能性，但即便是在這方面最完善的設計，也只能提供一部分真正能用于 RTL 模擬器儀表盤(pán)的信息。因此，該模擬器是用于重復編寫(xiě)和評估 RTL代碼更加理想的環(huán)境，因此我們應該等到模擬基本完成后，RTL 相當成熟后才能將其交付給 FPGA 原型設計團隊。

基于 FPGA 原型不是 ESL

S y n o p s y s 的 I n n o v a t o r 或Synphony 等電子系統級 (ESL) 工具或算法工具可在 SystemC 中完成設計，或通過(guò)預定義模型庫進(jìn)行構建。然后，我們不但可在相同的工具中模擬這些設計，而且還可深入了解其系統級性能，包括運行軟件，在項目初期階段進(jìn)行軟硬件權衡。

使用基于 FPGA 原型方法，我們需要 RTL，因此它不太適合研究算法或架構，因為這兩者通常不采用 RTL 方式表達。對軟件來(lái)說(shuō)，FPGA 原型設計的優(yōu)勢是在當 RTL 成熟得可以構建硬件平臺的時(shí)候，軟件可在更加準確以及更加真實(shí)的環(huán)境中運行。對那些具有天馬行空想法的人來(lái)說(shuō)，可以編寫(xiě)少量 RTL 在 FPGA 上運行，進(jìn)行可行性研究。這是一種極少而又非常重要的FPGA 原型設計的使用方法，但別把它和整個(gè) SoC 的系統級或算法研究混淆在一起。

持續性是關(guān)鍵

優(yōu)秀的工程師往往會(huì )為其工作選擇適當的工具，但應該隨時(shí)有一種方法可以將半成品交給他人繼續完成。我們應該能夠在盡量不增加工作量的情況下，將來(lái)自 ESL 模擬的設計移交給基于 FPGA 的原型。此外，部分 ESL 工具還可通過(guò)高層次綜合實(shí)現設計，生成 RTL 供 SoC 項目整體使用?；贔PGA 的原型能夠接收該 RTL，并以高周期精度在電路板上運行。但我們需要再次等到 RTL 相對穩定下來(lái)，這需要等到項目軟硬件分區和架構研究階段完成后。

采用 FPGA 進(jìn)行原型設計的原因是什么呢？

當前 SoC 是從算法研究人員到硬件設計人員，乃至軟件工程師和芯片布局團隊等眾多專(zhuān)家的工作結晶，在項目不斷發(fā)展的同時(shí)，各類(lèi)專(zhuān)家也都有自己的需求。SoC 項目的成功很大程度上取決于上述各類(lèi)專(zhuān)家所使用的硬件驗證、軟硬件聯(lián)合驗證以及軟件驗證的方法，基于 FPGA 原型設計可為每一類(lèi)專(zhuān)家帶來(lái)各種不同的優(yōu)勢。

對于硬件團隊而言，驗證工具的速度可對驗證吞吐量產(chǎn)生巨大的影響。在大多數 SoC 開(kāi)發(fā)中，有必要隨項目的成熟運行多次仿真，重復回歸測試。仿真器和模擬器是用于這類(lèi) RTL 驗證的最常用平臺。然而即便使用基于 TLM的模擬與建模，由于長(cháng)時(shí)間的運行，RTL 內部或 RTL 與外部激勵物之間的部分互動(dòng)仍然不能在仿真或模擬中重新創(chuàng )建。因此一些團隊采用基于 FPGA 原型為這種硬件測試提供具有更高性能的平臺。例如，我們可以在近乎實(shí)時(shí)的條件下運行整個(gè)操作系統的引導程序，節省需要花上數天才能達到相同目的的模擬時(shí)間。

對于軟件開(kāi)發(fā)團隊而言， 基于FPGA原型可為目標芯片提供獨特的流片前模型，能夠在開(kāi)發(fā)接近尾聲時(shí)高速、高度準確地進(jìn)行軟件調試。

對于整個(gè)團隊而言，SoC 項目的關(guān)鍵階段是在軟硬件初次結合的時(shí)候。硬件將由最終軟件執行，而執行方式可能是單純硬件驗證方案難以預見(jiàn)或預測的，從而最終將出現新的硬件問(wèn)題。這在多核系統中或者在那些運行同步實(shí)時(shí)應用的系統中特別普遍。如果這種軟硬件的采用要等到第一個(gè)器件制造完畢后，那么毫不夸張地說(shuō)，到那時(shí)再發(fā)現新的缺陷就不太好了。

基于 FPGA原型有助于盡早地將軟件引入具有高周期精度的高速硬件模型。SoC 團隊經(jīng)常告訴我們，FPGA 原型設計的最大優(yōu)勢就是在第一個(gè)器件上市時(shí)，系統和軟件都已準備就緒，當天便可運行。