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EEPW首頁(yè) > 光電顯示 > 設計應用 > FPGA為設計平臺的全彩led顯示屏設計方案

FPGA為設計平臺的全彩led顯示屏設計方案

作者： 時(shí)間：2013-09-01 來(lái)源：網(wǎng)絡(luò ) 收藏
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　　作為一個(gè)獨立的顯示系統，普通的RS232 、RS485 總線(xiàn)方式已不能滿(mǎn)足L ED 顯示屏進(jìn)行多媒體視頻播放所要達到的高數據速率傳輸要求。以512 ×256 的全彩顯示屏為例，當要求系統換幀頻率達到30 Hz 時(shí)，需要的數據傳輸速率高達94. 4 Mbp s。因此，在系統設計中，視頻數據的傳輸和接收采用RTL8201 設計的100 M 以太網(wǎng)控制器來(lái)完成。

　　為了使視頻播放連續平滑，在數據接收過(guò)程中不能打斷顯示，這里采用兩組SRAM 進(jìn)行“乒乓操作”，使顯示數據的接收存儲和讀取能夠同時(shí)進(jìn)行， 從而實(shí)現視頻數據流的無(wú)縫緩沖和處理 ， 如圖2 所示。換幀信號FRAME _SWITCH 是用來(lái)切換工作SRAM 組的，該信號決定兩組SRAM 哪一組處于讀狀態(tài)，哪一組處于寫(xiě)入狀態(tài)。RTL8201 數據接收模塊建立MII 接口，實(shí)現與RTL8201 的接口，把MII 接口傳送過(guò)來(lái)的半字節數據轉換成為24 位RGB 數據，然后存儲在SRAM 里。RTL8201 每接收完一幀顯示數據，則對換幀信號FRAME_ SWITCH 進(jìn)行求反，將兩組SRAM 的讀寫(xiě)位置切換過(guò)來(lái)，使顯示屏顯示最新接收到的幀數據，從而實(shí)現換幀操作。

FPGA為設計平臺的全彩led顯示屏設計方案

　　由于LED 顯示屏包含4 列相互獨立的顯示模塊，因此掃描控制電路需要提供4 路RGB 數據輸出接口， 在圖1 中表示為RGB0 ～ RGB3 。

　　CLOCK_OUT 為移位時(shí)鐘信號輸出端口，RGB0～RGB3 在該時(shí)鐘的上升沿有效，各個(gè)端口的紅、綠、藍三色顯示數據通過(guò)時(shí)鐘脈沖信號分別逐位移入驅動(dòng)芯片的顯示緩存。LA TCH 信號為串行數據輸出結束后需要進(jìn)行顯示刷新時(shí)的鎖存脈沖。EN 為灰度控制信號，當EN 有效時(shí)，L ED 可以隨輸入數據的0 、1 狀態(tài)熄滅或者點(diǎn)亮，其有效時(shí)間寬度對應為表2 所示的點(diǎn)亮時(shí)間。

　　EN 信號產(chǎn)生模塊為實(shí)現灰度圖像顯示的重要模塊，該模塊將輸入的位計數值轉換成為對應位的點(diǎn)亮時(shí)間，并進(jìn)行相應時(shí)間長(cháng)度的亮度控制。

　　在本設計中，輸入的灰度信號為256 級，考慮到反γ非線(xiàn)性校正過(guò)程引起的灰度損失，將輸出的灰度級別定義為1 024 級，因此需要得到10 位灰度數據各個(gè)位對應的點(diǎn)亮時(shí)間。依據“灰度實(shí)現原理”，10 位灰度數據各個(gè)數據位對應的點(diǎn)亮時(shí)間從D0 ～D9 分別從1 T 倍增為512 T ，點(diǎn)亮總時(shí)間為1 023 T 。

　　由于驅動(dòng)板中驅動(dòng)芯片有二級緩存功能，所以更新數據和點(diǎn)亮L ED 這兩個(gè)控制過(guò)程可以部分重疊，從而得到圖3 所示的LED顯示屏灰度控制流程。更新第0 位數據時(shí)點(diǎn)亮時(shí)間為512 T 、更新第1 位數據時(shí)點(diǎn)亮時(shí)間為1 T ...依次類(lèi)推，更新第n 位數據時(shí)，控制點(diǎn)亮的時(shí)間為上一次所更新的位所需要的點(diǎn)亮時(shí)間。

FPGA為設計平臺的全彩led顯示屏設計方案

　　4、結論

　　討論了一種大屏幕全彩LED 顯示屏設計的掃描控制器設計方案，通過(guò)對“19 場(chǎng)掃描”實(shí)現方法的分析，針對其不足之處，提出了一種新式的逐位點(diǎn)亮灰度控制方法。該控制方法使得在全彩LED 顯示屏的設計中，可以在L ED 的發(fā)光效率和刷新率之間進(jìn)行靈活的調整。本設計采用FP2GA 控制芯片為設計平臺來(lái)完成掃描控制電路的實(shí)現，借助EDA 開(kāi)發(fā)工具，降低了驅動(dòng)電路的設計難度，縮短了項目的開(kāi)發(fā)周期。
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