基于51單片機和FPGA的簡(jiǎn)易數字存儲示波器設計

5 硬件電路設計

5．1 程控放大電路

　　采用模擬開(kāi)關(guān)CD4051、寬帶運算放大器AD844及精密電位器實(shí)現10 mV／div～2 V／div的多檔垂直分辨率。FPGA含有通道選擇寄存器模塊，通過(guò)單片機寫(xiě)入通道號控制模擬開(kāi)關(guān)以選通不同的反饋電阻，實(shí)現不同放大倍數，將信號調理在滿(mǎn)足AD9220的0～4 V的范圍內，具體電路如圖2所示。


5．2 數據采集模塊

　　本系統設計采用ADI公司的高速模數轉換器AD9220實(shí)現波形信號的采集，AD9220最高采樣速率可達10 MHz，采用外部晶體振蕩器8 MHz，FPGA內部通過(guò)采樣實(shí)現波形存儲。AD9220有直流耦合和交流耦合兩種輸入方式。本系統設計采用直流耦合，0~5 V的輸入方式。采用內部2．5 V參考電壓。由于系統垂直分辨率只需255級，故采用AD9220的高8位。數據采集電路如圖3所示。


5．3 FPGA設計

　　系統采用Verilog HDL語(yǔ)言，在QuartusII軟件下對FPGA進(jìn)行邏輯電路的描述編程，可靈活實(shí)現系統所需電路和控制模塊。
5．3．1 觸發(fā)模塊

　　單片機先向FPGA模塊寫(xiě)入設置的觸發(fā)電壓，FPGA內部相比較后，當采樣值大于該觸發(fā)電壓時(shí)，則產(chǎn)生一次觸發(fā)。圖4為觸發(fā)模塊。

5．3．2 程控放大控制模塊

　　單片機首先以100 mv／div的檔位對信號采樣，通過(guò)比較與該信號最近的模擬開(kāi)關(guān)的通道號，然后寫(xiě)入控制字，產(chǎn)生相應通道號，實(shí)現垂直分辨率的調整。