利用高集成度時(shí)鐘系統芯片代替傳統分離時(shí)鐘設計

2. 低輸出偏斜，其典型輸出偏斜小于50ps，并可以完成ZDB功能。

3. 低抖動(dòng)，其典型抖動(dòng)的峰-峰值小于70ps。

4. 輸入端共有兩組，可以完成主備時(shí)鐘源的切換。每組輸入端都支持單端的LVTTL、LVCMOS、SSTL、HSTL或差分的LVDS、LVPECL、差分HSTL、差分SSTL等輸入電平標準。內嵌高精度可編程匹配電阻，調整范圍從40歐姆到70歐姆。

5. 最多可以達到獨立的20路時(shí)鐘輸出，或者配對為10路差分時(shí)鐘輸出。具備20路時(shí)鐘輸出的芯片標號為ispClock 5520，另有一款具備10路獨立輸出的芯片為ispClock 5510，以滿(mǎn)足用戶(hù)的不同需求。時(shí)鐘輸出也支持單端的LVTTL、LVCMOS、SSTL、HSTL或差分的LVDS、LVPECL、差分HSTL、差分SSTL等輸入電平標準。并內嵌高精度可編程匹配電阻，調整范圍從40歐姆到70歐姆。

6. 高精度PLL，芯片內嵌一個(gè)完整的高精度、低噪聲的PLL，配合5位數字分頻器，可以完成高精度、低噪聲的小數級頻率變換。

7. 精確可編程移相。輸出端的所有信號都可以單獨進(jìn)行相位調整，分為粗精度調整和高精度調整兩種模式，調整幅度最大達到＋/－12ns，分16步調整，調整步幅最小為195ps。這一點(diǎn)非常重要，因為同步系統對時(shí)鐘和數據的關(guān)系有嚴格的需求，時(shí)鐘采樣必須滿(mǎn)足設置和保持時(shí)間，所以在時(shí)鐘布線(xiàn)前往往需要根據 IBIS或者SPICE模型仿真，并在PCB上對時(shí)鐘線(xiàn)進(jìn)行等長(cháng)鋸齒繞線(xiàn)。且不論這個(gè)步驟如如何的煩瑣，如果因為時(shí)序仿真不夠精確或者設計修改，這時(shí)再想進(jìn)行時(shí)鐘的偏斜調整就非常困難，所以時(shí)鐘的偏斜調整是時(shí)鐘設計與調試中最令人頭痛的事情之一。而這款芯片的“精確可編程移相”功能，將設計者從煩瑣的時(shí)鐘仿真、繞線(xiàn)等調整手段解放出來(lái)，使時(shí)鐘的設計和調試簡(jiǎn)單易行。

8. 靈活的輸出參數調整。每路時(shí)鐘輸出除了可以進(jìn)行前面介紹的偏斜調整和電平標準匹配調整等功能外，還能進(jìn)行時(shí)鐘的擺幅，和時(shí)鐘的上升斜率等參數的調整。調整時(shí)鐘擺幅和沿斜率，使時(shí)鐘系統在滿(mǎn)足芯片要求的基礎上可以有效的減少高頻分量的輻射，降低單板的EMI，和時(shí)鐘或數據通路的串擾。

9. 內置編程空間，可以存儲最多4套不同的時(shí)鐘配置方案，以滿(mǎn)足多種時(shí)鐘配置的靈活切換的需求。

10. 工作電壓為2.5或3.3V?？梢酝ㄟ^(guò)JTAG口編程和在線(xiàn)調試。

本文總結

通過(guò)對其結構功能的分析，可以清晰的看到該系列時(shí)鐘芯片單片即可取代傳統的由FS、FTG、時(shí)鐘緩沖器、ZDB等眾多分立器件組成的時(shí)鐘系統解決方案。

該芯片使時(shí)鐘的設計方法非常簡(jiǎn)便，用戶(hù)界面良好，軟件實(shí)現了所見(jiàn)即所得。通過(guò)Lattice提供的SOC系列設計軟件ispPAC Designer(版本需3.0以上)，用戶(hù)可以方便地通過(guò)圖形界面設計時(shí)鐘方案的參數，并可對完成配置的芯片進(jìn)行仿真。最后通過(guò)JTAG口自動(dòng)識別與下載配置。