Cadence推出第一套完整支持CPF的解決方案

　　Cadence推出了Cadence Low-Power Solution，這是用于低功耗芯片的邏輯設計、驗證和實(shí)現的業(yè)界第一套完全集成的、標準化的流程。Cadence Low-Power Solution將領(lǐng)先的設計、驗證和實(shí)現技術(shù)與Si2 Common Power Format （CPF）相集成，為IC工程師提供端到端的低功耗設計方案。CPF是在設計過(guò)程初期詳細定義節約功耗技術(shù)的標準化格式。通過(guò)在整個(gè)設計過(guò)程中保存低功耗設計意圖，該解決方案避免了費力的人工操作，大大降低了與功耗相關(guān)的芯片故障，并在設計過(guò)程初期提供功耗的可預測性。 


　　隨著(zhù)節能器件需求的增加，低功耗設計技術(shù)正在成為主流。例如，便攜應用設備需要較長(cháng)的電池使用時(shí)間，這就使得合適的功耗節約成為必然。高度集成、高性能的90納米以下芯片對熱量管理提出了挑戰，而這就要求整個(gè)芯片的功率優(yōu)化。而大型終端產(chǎn)品應用如服務(wù)器群組的所有層面都需要功率優(yōu)化，以降低整體能量消耗。此外，與封裝相關(guān)的成本考慮也推動(dòng)著(zhù)設計師采用低功耗設計。 

　　為了滿(mǎn)足這些不同的需求，設計師正越來(lái)越多地采用高級低功耗設計方式，例如電源關(guān)斷（PSO）、多供應電壓（MSV）以及狀態(tài)保留功率閘（SRPG）。然而這些技術(shù)的EDA支持是支離破碎的，不同的工具需要不同的方式來(lái)表示低功耗意圖。結果，設計師不得不通過(guò)一系列的特殊手段定義低功耗功能，例如在同一個(gè)設計中多次人工地輸入功耗數據。這個(gè)過(guò)程不僅枯燥而且很容易出錯，更重要的是，它使得設計的可預測性和驗證變得極其困難。 

　　全新的Cadence Low-Power Solution通過(guò)在CPF規范中建立一個(gè)設計功耗意圖的單一的表示法解決了這一困難，促進(jìn)了IP復用和RTL輕便性。這種表現法跨越了邏輯設計師、驗證工程師和實(shí)現工程師所使用的Cadence Logic Design Team Solution和Digital Implementation解決方案，包括計劃和以指標為驅動(dòng)的流程管理、仿真、邏輯綜合、等效驗證、測試、布局、布線(xiàn)和電壓降分布分析。它能夠讓由多類(lèi)型專(zhuān)家構成的整個(gè)項目團隊以包含了低功耗意圖的共同的設計角度開(kāi)始工作。它還大幅提高了設計可預測性，并將芯片故障的風(fēng)險降到最低。 

　　Common Power Format與Power Forward Initiative 

　　新的Cadence Low-Power Solution的一個(gè)重要促進(jìn)因素是Common Power Format (CPF)的集成。CPF提供了一個(gè)標準的詞典，從設計到驗證和實(shí)現均可標識，保證了整個(gè)流程的一致性。 

　　CPF 1.0 已經(jīng)經(jīng)過(guò)了Power Forward Initiative（PFI）顧問(wèn)們的全面審核，他們是代表電子產(chǎn)業(yè)各細分市場(chǎng)的領(lǐng)導廠(chǎng)商，包括半導體、代工廠(chǎng)、半導體設備、系統和電子設計自動(dòng)化公司。PFI顧問(wèn)提供了超過(guò)500項建議，這些都已經(jīng)加入到CPF 1.0中，他們于2006年末捐獻給Si2 Low Power Coalition（LPC）。將來(lái)LPC將負責CPF的推進(jìn)。LPC已經(jīng)審核了CPF 1.0，按照Si2標準化進(jìn)程，已將CPF暫時(shí)批準為Si2規格。 

　　供應情況 

　　作為Cadence Torino項目的一個(gè)里程碑，Cadence Low-Power 解決方案目前已經(jīng)上市，并且預定將于年內加入支持Cadence新技術(shù)的有功耗意識的流程。其它Torino的產(chǎn)品將于2007年內陸續公布。