基于FPGA的通信接口模塊的設計

　　2．3 狀態(tài)數據處理邏輯

　　由于各個(gè)前端受控模塊下行數據量較少、數據間時(shí)間間隔較大，而FPGA內部數據處理速度遠快于外部接口，因此不存在某一受控模塊始終占據總線(xiàn)的情況。這樣不需要考慮按照請求到來(lái)時(shí)間順序進(jìn)行處理請求，而是狀態(tài)數據處理邏輯接到受控模塊接口的總線(xiàn)請求后，按照固定的優(yōu)先級處理。

　　2．4 三線(xiàn)制同步串行口

　　三線(xiàn)制同步串行接口的邏輯結構如圖6所示。三線(xiàn)制同步串行口接收模塊可分為數據接收和數據接收緩存兩部分。數據接收部分由移位寄存器組成。移位寄存器受接收的時(shí)鐘信號控制，實(shí)現串并轉換，數據接收完成后，直接輸出到數據接收緩存。數據接收緩存設置2級異步FIFO，實(shí)現跨時(shí)鐘域變換。當緩存中有數據時(shí)，向狀態(tài)信息處理模塊發(fā)出請求，等待讀出數據。

三線(xiàn)制同步串行口發(fā)送模塊同樣可分為兩部分：數據發(fā)送緩存和數據發(fā)送。數據發(fā)送部分主要是由移位寄存器、移位計數器組成。根據不同的數據長(cháng)度設置不同長(cháng)度的移位寄存器，實(shí)現數據的并行輸入和串行移出。移位計數器控制數據移出的個(gè)數，同時(shí)控制時(shí)鐘信號和幀同步信號的產(chǎn)生。數據緩存部分根據傳輸數據的不同而不同。對于周期性控制命令設置一級緩存，當新數據來(lái)時(shí)緩存被新數據覆蓋。對于非周期控制命令設置4級FIFO，由于非周期控制命令較少，4級緩存已經(jīng)足夠。數據緩存部分優(yōu)先發(fā)送非周期控制命令。