AVR AT90S1200 IP核設計及其復用技術(shù)

　　3.2 AVRIP核復用

　　AVR8位微處理器AT90S1200IP核由opencores。org提供。整個(gè)微處理器IP核包括ALU、PC、SRAM、IR、ROM、I/0，控制等”個(gè)模塊，可以分成3個(gè)單元；取指單元、執行單元和I/0單元。指令執行時(shí)，取指單元負責取出下一個(gè)指令，執行單元負責執行當前指令，而LO單元負資和外界的連接。取指單元和執行單元組成微處理器的CPU。

　　整個(gè)AVRIP核包括許多寄存器:指令寄存器、指令備份寄存器、程序計數器、通用寄存器、存儲地址寄存器(MAR)，1/O口控制寄存器等。整個(gè)系統的工作就是基于這些寄存器之間的數據傳輸。設計所有的寄存器以及它們之間的組合邏輯及其連接就是系統的數據通道設計?？刂颇K決定怎樣進(jìn)行寄存器傳愉。數據通道和控制單元組成了整個(gè)微處理器。

　　對于AT90S12001P核復用，考慮到IP核在SOC中集成整合，首先須徹底了解所復用核的架構和指令集，借助ModelSim進(jìn)行功能仿真，建立Testbench平臺測試波形驗證功能的正確性，如圖3所示。編譯無(wú)誤且功能正確后借助Synplify Pro對IP核飾代碼進(jìn)行邏輯綜合，如果VHDL程序正確無(wú)誤并且其編程風(fēng)格符合Synplify Pro綜合要求，Synplify Pro將產(chǎn)生一個(gè)網(wǎng)表文件(。EDF文件)，再借助QuartusA4。0和ModelSim分別進(jìn)行FPGA驗證和時(shí)序驗證，此過(guò)程不斷循環(huán)，直至復用的微處理器IP核沒(méi)有任何錯誤。

圖3 AVRIP復用測試平臺Testbench框圖

　　4 FSPLC微處理器核SOC設計

　　4.1 SOC硬件結構

　　根據FSPLCSOC系統功能定義，設計完成FSPLC微處理器硬件結構，如圖4所示。

圖4 FSPLCSOC硬件結構框圖

　　FSPLCSOC由AT90S1200、布爾處理器BP、存儲器位接口MBI、邏輯處理器LP，CAN總線(xiàn)1。0接口CBI、底板總線(xiàn)接口BBI等6個(gè)模塊組成。AT90S1200模塊是SOC的核心，實(shí)現PLC指令的執行；BP模塊由兩個(gè)位累加器和一個(gè)位邏輯堆淺BLS組成，該結構可以有效處理IEC61131-3(國際電工委員會(huì )制訂的基于Windows編程語(yǔ)言標準)PLC指令表語(yǔ)句中復雜的嵌套邏輯運算，使運行頻率最高的位指令達到最大的執行速度；存儲器位接口模塊由一個(gè)存儲器位尋址接口邏輯和一個(gè)8選1選擇器組成，為布爾處理器和數據存儲器之間的位訪(fǎng)間接口；CAN總線(xiàn)1。0接口CBI模塊和外部基于A(yíng)tmega8515的USB-CAN適配器相連，通過(guò)此適配器FSPLC可以和其他帶有CAN接口的PLC實(shí)現CAN通訊；通過(guò)底板總線(xiàn)接口BBI模塊可以在FSPLC片外擴展模塊，最多可以達到8個(gè)，包括I/0擴展模塊、AID模塊、D/A模塊、計數模塊等。其中AT90S1200，MBI，LP，CBI，BBI模塊通過(guò)內部總線(xiàn)連接，BP通過(guò)MBI模塊轉換實(shí)現和其他模塊的連接。

　　4.2 FSPLCSOC仿真、綜合、驗證

　　由于SOC設計是一種面向IP核集成的設計，整合后的SOC模塊同第三方IP核復用一樣需要進(jìn)行模塊的仿真、綜合和驗證。FSPLC SOC同復用AT90SI200核一樣借助ModelSim進(jìn)行功能仿真和驗證后時(shí)序仿真，借助Synplify Pro進(jìn)行綜合。