基于混合 SET/MOSFET 的比較器的設計

　　1. 引言

　　據2001 年的國際半導體技術(shù)未來(lái)發(fā)展預示，到2016 年MOSFETs 的物理溝道長(cháng)度將達到低于10nm 的尺寸[1]，而這種尺寸條件會(huì )影響到MOSFETs 的基本工作原理，因此必須尋找新的替代器件。單電子晶體管(Single-Electron Transistor，SET)具有較小體積、較低功耗和較高開(kāi)關(guān)速度性能，其高度集成化遠遠超過(guò)目前大規模集成化的極限，被認為是下一代超大規模集成電路的理想器件[2]。同時(shí)SET 與MOSFET 具有很好的互補性：SET 的功耗低、可集成度高、有庫侖振蕩新特性等優(yōu)點(diǎn)，而MOSFET 器件的高速、高電壓增益和高驅動(dòng)特性可以補償SET 固有的缺點(diǎn)。因此，將來(lái)SET 與MOSFET 的混合在集成電路中共同占主導地位，對于解決納米尺寸的集成電路具有很好的應用前景[3, 4]。

　　單電子進(jìn)出量子點(diǎn)（島）使其上的靜電勢和能量狀態(tài)發(fā)生很大變化，它就可以作為傳遞數值信息的載體，制備成單電子存儲器和單電子邏輯電路等等。因此，SET 在現代電路的微電子領(lǐng)域有潛在的應用價(jià)值，特別是在計算機和數字系統中，經(jīng)常要對兩個(gè)數的大小進(jìn)行選擇決策，因此，本文基于數字邏輯電路的設計思想，首先研究了雙柵極SET 的輸入特性，再利用SET/MOSFET 通用方波門(mén)特性討論了具有‘與’、‘或’和‘異或’等功能的電路，并利用這些電路構造了一位比較器電路結構，最后用SET 的MIB 模型[5]進(jìn)行了仿真驗證。

　　2. 混合SET/MOSFET 結構與特性

　　2.1 雙柵極SET 的特性

　　SET 由源極、漏極、與源漏極耦合的量子點(diǎn)（島）、兩個(gè)隧穿結和用來(lái)調節控制量子點(diǎn)中電子數的柵極組成。雙柵極單電子晶體管可以等效為一個(gè)四端元件[6]，如圖1（a）所示。圖中CD和CS為隧穿結電容, RD和RS為隧穿結電阻，CG1和CG2為柵極電容，VG1和VG2為柵極電壓，VDS為偏置電壓。

圖1 （a）雙柵極SET的等效示意圖 （b）雙柵極SET的I-V特性

　　當漏極與源極間電壓VDS不變時(shí)，隨著(zhù)柵極電壓VG1的變化，兩個(gè)隧穿結上電壓也隨之相應變化，當隧穿結上電壓大于開(kāi)啟電壓時(shí)，就會(huì )發(fā)生電子隧穿效應，即電子離開(kāi)量子點(diǎn)（島），隧穿出一個(gè)結；或者電子隧穿一個(gè)結，進(jìn)入到量子點(diǎn)（島）。這種隧穿過(guò)程隨著(zhù)VG的變化呈現為周期性如圖1（b）所示。當VDS較小，漏極與源極間電流iDS表現出所謂的庫侖振蕩形式，其振蕩電壓的間隔是e/CGS1（e 是基本電荷）。另外，當VGS20 時(shí)，相位向右移動(dòng)；當VGS2>0 時(shí)，相位向左移動(dòng)。但如果VGS20 且VGS2較大時(shí)，會(huì )產(chǎn)生較高的勢壘，阻礙了隧穿電流的產(chǎn)生，所以GS2 V 取值一般不應太小[7]。

　　2.2 雙柵極SET 與MOSFET 的混合特性

　　由SET 的周期振蕩特性和MOSFET 的閾值電壓特性可構成雙柵極SET/MOSFET 通用方波電路[8]，它是構成邏輯門(mén)電路的基本單元，如圖2 所示。

　　圖中雙柵SET/MOSFET 的通用方波電路由SET、MOSFET 和恒流源構成。SET 的漏極電壓由Vgg 控制，Vgg-Vth 要足夠低以確保SET 漏源電壓近似恒定工作在庫侖振蕩條件下，Vcon控制漏電流周期振蕩的相位。接入恒流源Io 后，當IdsIo 時(shí)，輸出電壓為高電平；當Ids>Io時(shí)，輸出電壓為低電平。同時(shí)，這里的恒流源Io 可利用耗盡型NMOSFET 設置加以實(shí)現。

　　數字電路中，最基本的單元在于邏輯門(mén)設計。在上述電路基礎上，由雙柵SET/MOSFET基本電路單元可構造出所需的邏輯‘與或非’、‘異或’等基本門(mén)電路結構[9]，如圖（3）所示。當a=0，b=1 時(shí)，SET并聯(lián)門(mén)實(shí)現邏輯函數Z =X?Y功能；當a=1，b=0 時(shí)，SET并聯(lián)門(mén)實(shí)現邏輯函數Z =X?Y功能。當a=0，SET求和門(mén)實(shí)現邏輯函數Z =X⊕Y功能；當a=1，SET求和門(mén)實(shí)現邏輯函數Z =X⊕Y功能。

圖3 SET/MOSFET 構成的邏輯門(mén)電路及相應符號

　　3 SET/MOSFET 數值比較器的實(shí)現

　　在計算機和數字系統中，特別是在計算機中都具有運算功能，一種簡(jiǎn)單而又常用的運算是比較兩個(gè)數X 和Y 的大小，因此，在多情況下都用到數字比較器，需要判斷出X>Y,XY, X =Y三種情況，其中應用最廣泛的是反饋量和給定量之間的比較。一位數字比較器的邏輯表達式為：

(X>Y)=XY (1)

　　利用a=1，b=0 時(shí)的SET 并聯(lián)門(mén)電路實(shí)現；

(XY)=XY （2）

　　利用a=0，b=1 時(shí)的SET 并聯(lián)門(mén)電路實(shí)現；

(X=Y)=XY+XY （3）

　　利用a= 1 時(shí)的SET 求和門(mén)電路實(shí)現。

　　結合以上分析，利用SET/MOSFET 的混合結構設計出一位比較器的電路，如圖4 所示。

圖4 一位比較器電路圖

　　由圖4 可以看出，一位比較器由五個(gè)雙柵SET，三個(gè)耗盡型NMOSFET，三個(gè)恒流源構成。結構簡(jiǎn)單，實(shí)現容易，更重要的是它的管子數大大減少，有利于進(jìn)一步提高集成度，較好的適應了集成電路的發(fā)展要求，同時(shí)MOSFET 晶體管的高速、高驅動(dòng)性為下一級電路的提供了可靠的工作環(huán)境。

　　4 仿真分析

　　Mahapatra, Ionescu, Banerjee 等人2004 年提出SET 的MIB 數學(xué)模型[5]。該模型可以精確地描述SET 低溫低功耗下的I-V 特性。適當選取SET/MOSFET 的各物理參數使用該模型對該一位比較器進(jìn)行仿真，得到圖5 的參數仿真分析結果，各參數選取如表1 所示。

　　圖5 中X 和Y 為輸入信號，Z 為輸出信號。當輸入X 為高電平信號，Y 為低電平信號，輸出Z 實(shí)現的是X>Y 功能，如圖5 所示。同理可得，當輸入X 為低電平信號，Y 為高電平信號，輸出Z 實(shí)現的是XY 功能；當輸入X 為高（或低）電平信號，Y 為高（或低）電平信號，輸出Z 實(shí)現的是X=Y 功能。首先，從仿真結果可見(jiàn)，波形較好地反映了一位比較器的功能，驗證了利用混合雙柵極SET/MOSFET 實(shí)現‘同或’功能的正確性。其次，比較器的輸入高低電平分為110mV 和0V，而輸出高低電平逼近于1V 和0V，從數據分析結果可見(jiàn)，低輸入高輸出電壓可較好地驅動(dòng)負載電路。最后，由MIB 的仿真模型，可以算出通過(guò)偏置電壓VDD 的漏電流為6.3E-9A ，從而得出該比較器的靜態(tài)總功耗為6.3nW。所以用SET/MOSFET 構成的電路具有極低的功耗，量級為nW 級，它比CMOS 電路低4-5 個(gè)量級。

　　5 結論

　　本文作者創(chuàng )新點(diǎn)：基于數字電路的邏輯設計思想，利用SET/MOSFET 混合結構的傳輸特性，設計構造了一位數值比較器結構。通過(guò)仿真分析和驗證，該比較器的優(yōu)點(diǎn)有：結構簡(jiǎn)單；傳輸特性好；驅動(dòng)負載工作能力強，通過(guò)適當選取混合SET/MOSFET 的各個(gè)物理參數，尤其是SET 的物理參數，可以達到低輸入電壓和高輸出電壓；同時(shí)利用混合雙柵極SET/MOSFET 實(shí)現‘同或’功能大大減少了管子的數目，更進(jìn)一步提高了集成度，降低了功耗，更有利于大規模集成電路的實(shí)現。