用于高速ADC的低抖動(dòng)時(shí)鐘穩定電路的設計

　　由m0、ml、m2、m3組成的鏡像是運算放大器的啟動(dòng)電路，在運算放大器不工作時(shí)對電容C1充電。電阻R1和電容C1構成一個(gè)RC濾波器，對信號起到濾波的作用。m4、m5、m6三個(gè)晶體管構成DLL的延遲線(xiàn)(VCDL)。在這個(gè)電路中只需要一級延遲就足夠了。在這個(gè)延遲線(xiàn)旁邊的電容C2的值越大，則延遲越多。C2旁邊三個(gè)反相器構成一個(gè)鎖存結構，它的主要作用就是輸出一個(gè)比較理想的方波。

　　2. 2電路仿真與分析

　　對圖4的電路，在Cadence spectre環(huán)境下進(jìn)行了仿真。輸入電平的周期為4 ns，時(shí)鐘占空比為45％，基準電壓為3．3 V。運算放大器與電容c．組成電荷泵。電荷泵的輸出見(jiàn)圖5。時(shí)鐘穩定電路穩定工作，Vout有30 mV的波動(dòng)，Vout波動(dòng)越小表示壓控延遲線(xiàn)時(shí)鐘輸出的抖動(dòng)越小。

　　此外，還可以得到，運算放大器的閉環(huán)增益為75．074 9 dB。0 dB對應的相位為一109．818°，所以它的相位裕度為70．182°。顯然，該運算放大器的參數是比較好的。

　　圖6為時(shí)鐘占空比調整情況。從圖中可以看出該DLL能調整占空比到49．4％(1．977 4／4≈49．5％)。實(shí)際上該時(shí)鐘穩定電路在時(shí)鐘周期4 ns時(shí)，能調節25％~75％的占空比接近于50％左右；而在時(shí)鐘周期10 ns時(shí)，可調節的范圍達到10％~90％。

　　圖7為延遲鎖相環(huán)的輸出眼圖。其實(shí)在A(yíng)、B之間有幾百條上升沿。從圖中可以看出，峰．峰值抖動(dòng)為341．8l fs。對于250 M這個(gè)抖動(dòng)值已經(jīng)相當小了。

　　3 版圖設計

　　利用JAZZ提供的PDK進(jìn)行工藝接口，版圖設計由該公司提供相應規則，具體針對線(xiàn)寬、接觸孔、通孔、線(xiàn)距等作了相關(guān)規定，并且設計過(guò)程中充分利用該公司提供的Pcell作相應的版圖設計，這樣相應工作得到了很多的簡(jiǎn)化。具體的設計規則涉及IP問(wèn)題，故略去。本文給出時(shí)鐘穩定電路的整個(gè)版圖，如圖8所示。

　　該芯片總面積為0．74 mm×1．44 mm。其中，最左邊的CLK一，CLK+為輸入端，本文只用到CLK一一端作為輸入端就足夠了；右上角的CHKl、CHK2為輸出的大管子；最中間為運算放大器。

　　4 結語(yǔ)

　　本文介紹了用一個(gè)簡(jiǎn)單的延遲鎖相環(huán)來(lái)實(shí)現高速A／D轉換器中的時(shí)鐘穩定電路。該延遲鎖相環(huán)具有兩個(gè)作用：(1)調節采樣時(shí)鐘占空比；(2)控制采樣時(shí)鐘的抖動(dòng)。本文以一些典型的基奉模擬IC為設計基礎，著(zhù)重對延遲鎖相環(huán)電路的各個(gè)單元電路設計逐一進(jìn)行了分析和研究，并對總體電路進(jìn)行了功能和參數的模擬分析，其結果較為滿(mǎn)意。在此基礎上進(jìn)行了工藝及版圖設計和分析，在完成工藝版圖設計后，采用DRC、ERC、Calibre、Extract和LVS等CAD工具對版圖進(jìn)行了參數提取及驗證工作，保證了電路和版圖的一致性。