SystemVerilog設計語(yǔ)言

　　SystemVerilog是磨合來(lái)自于上述這些語(yǔ)言的設計與驗證抽象和構造、并以一種實(shí)際的方式把它們集成在一起而產(chǎn)生的。它之所以產(chǎn)生了一種革命性的力量，是因為它是一種不斷發(fā)展的和融合型的語(yǔ)言，而不僅僅只是各種標準的實(shí)現。

　　為了更好地解決一些新出現的問(wèn)題，業(yè)界往往會(huì )周期性地推出一些專(zhuān)用工具和語(yǔ)言。20世紀80年代，隨著(zhù)原理圖適用性越來(lái)越差和綜合方法變得可行起來(lái)，像 Verilog和VHDL這樣的HDL設計獲得了業(yè)界的認可。而在20世紀90年代，驗證成為了IC設計的瓶頸，此時(shí)又出現了Vera和“e”之類(lèi)的 HVL語(yǔ)言來(lái)解決這個(gè)問(wèn)題。SystemC的出現是為了解決系統級設計問(wèn)題。形式技術(shù)則為屬性規范語(yǔ)言提供了發(fā)展動(dòng)力。雖然上述每種工具和語(yǔ)言都推進(jìn)了各自特定領(lǐng)域的技術(shù)進(jìn)步，但僅僅提高了特定設計環(huán)節的設計效率。

　　此外，這些新的語(yǔ)言還創(chuàng )造了一些限制設計效率的人為界線(xiàn)和障礙。首先表現在學(xué)習曲線(xiàn)上：雖然這些語(yǔ)言大多數可以在一周內學(xué)會(huì )，但通常要花數月的時(shí)間才能達到熟練應用的程度。雖然HVL和HDL具有一些重疊的概念，但采用的語(yǔ)法和語(yǔ)義卻有細微的差別。

　　與系統級、覆蓋率、RTL、測試平臺以及屬性相關(guān)的工具的修補工作導致了性能下降、不必要的數據混亂、以及不兼容的應用編程接口或版本。驗證工作所花的時(shí)間仍要比設計本身多得多。

　　SystemVerilog語(yǔ)言消除了這些障礙，并將設計和驗證所需的語(yǔ)言組合成一種語(yǔ)言。而且，除了一個(gè)很小的例外(一個(gè)排外構造)外，SystemVerilog還是Verilog 2001的一個(gè)超集。因此，目前的Verilog用戶(hù)使用SystemVerilog應該是沒(méi)有任何問(wèn)題的。SystemVerilog一問(wèn)世就擁有很大的安裝基數、以及大量承諾支持它的供應商，這一切都預示著(zhù)SystemVerilog會(huì )有良好的市場(chǎng)接納前景。

　　SystemVerilog 與Verilog有許多重要的區別。首先，SystemVerilog提供了一個(gè)完整的仿真模型：它將每個(gè)時(shí)隙細分成11個(gè)有序的段，并規定了每個(gè)這樣的段內必須發(fā)生的事件。這樣就可以避免在仿真包含反應性測試平臺、覆蓋率分析工具和相互作用的第三方C模型在內的模型時(shí)發(fā)生某些不確定性。 SystemVerilog可以提供設計師最需要的很好的確定性。

　　第二，像C++語(yǔ)言所具有的一些功能，包括結構、類(lèi)、C數據類(lèi)型、動(dòng)態(tài)存儲器分配和動(dòng)態(tài)進(jìn)程等，使SystemVerilog更適合測試平臺的開(kāi)發(fā)和系統級建模。第三，仿真和靜態(tài)驗證工具可以使用相同的聲明集合。

　　最后，還需要說(shuō)明的是，接口在SystemVerilog中扮演著(zhù)一個(gè)很重要的角色。接口可以被單獨定義，可以包含有關(guān)它們行為的聲明，還可以在整個(gè)設計中復用。因此所產(chǎn)生的代碼更緊湊，具有更好的可讀性和魯棒性。