集成電路和信號完整性的設計

在您努力想要穩定板上的各種信號時(shí)，信號完整性問(wèn)題會(huì )帶來(lái)一些麻煩。IBIS 模型是解決這些問(wèn)題的一種簡(jiǎn)單方法。您可以利用IBIS模型提取出一些重要的變量，用于進(jìn)行信號完整性計算和尋找PCB設計的解決方案。您從IBIS模型提取的各種值是信號完整性設計計算不可或缺的組成部分。

當您在您的系統中處理傳輸線(xiàn)路匹配問(wèn)題時(shí)，您需要了解集成電路和PCB線(xiàn)路的電阻抗和特性。圖1顯示了一條單端傳輸線(xiàn)路的結構圖。

圖1連接發(fā)射器、傳輸線(xiàn)路和接收器組件的單端傳輸線(xiàn)路

就傳輸線(xiàn)路而言，我們可以從IC IBIS模型提取IC的發(fā)射器輸出阻抗 (ZT, Ω)和接收器輸入阻抗（ZR, Ω）。許多時(shí)候，IC 廠(chǎng)商產(chǎn)品說(shuō)明書(shū)中并沒(méi)有說(shuō)明這些集成電路 (IC) 規范，但是您可以通過(guò)IBIS模型獲得所有這些值。

您可以用下面四個(gè)參數定義傳輸線(xiàn)路：特性阻抗（Z0, Ω）、板傳播延遲（D, ps/in）、線(xiàn)路傳播延遲（tD，秒）和線(xiàn)跡長(cháng)度（LENGTH，英寸）。一般而言，FR-4 電路板的Z0范圍為50Ω到75Ω，而D的范圍為140 ps/in到180 ps/in。Z0和D 的實(shí)際值取決于實(shí)際傳輸線(xiàn)路的材料和物理尺寸（《參考文獻1》）。特定電路板上的線(xiàn)路延遲（tD）等于傳播延遲（D）乘以您所使用線(xiàn)跡的長(cháng)度（LENGTH）。所有板的計算方法均為：

D = 1012? (CTR* LTR) or

D = 85 ps/in *? (er)

Z0= ?(LTR/CTR)

tD= D * LENGTH

使用FR-4板時(shí)，合理的帶狀線(xiàn)傳播延遲為178 ps/英寸，特性阻抗為50Ω。

用于信號完整性評估的發(fā)射器規格為輸出阻抗 (ZT)。確定輸出阻抗時(shí)，IBIS 模型中的[Pin]區提供每個(gè)引腳的電阻、電感和電容寄生值。之后，您可以將封裝電容與各個(gè)緩沖器的電容值（C_comp）放在一起，以便于更清楚地了解。

正如[Pin]關(guān)鍵字上面的[Component]、[Manufacturer] 和[Package]描述的那樣，[Pin] 關(guān)鍵字與具體的封裝有關(guān)。您會(huì )在[Pin]關(guān)鍵字表中找到封裝電容和電感，因為它與引腳有關(guān)。例如，在ads129x.ibs模型中（《參考文獻2》），圖2表明了在哪里可以找到引腳5E（PBGA，64 引腳封裝）信號GPIO4的L_pin值和C_pin值。

圖2包括C_pin值在內的ads1296zxg封裝的封裝列表

該信號和封裝的L_pin（引腳電感）和C_pin（引腳電容）分別為1.489 Nh和　0.28001 pF。