∑-△ADC的降采樣濾波器方案
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4.1.4 時(shí)鐘的處理
系統用到了多個(gè)分頻時(shí)鐘，為了方便后面布局布線(xiàn)做時(shí)鐘樹(shù)，本設計采用計數器產(chǎn)生使能信號進(jìn)行分頻。
4.1.5 Design Compiler綜合
本設計采用SMIC 0.18μm CMOS工藝庫，將編寫(xiě)的Verilog代碼用Synopsy的Design Compiler綜合，通過(guò)加上適當的約束條件反復優(yōu)化，最終得到綜合結果。綜合結果通過(guò)Synopsys VCS仿真驗證。
4.2 版圖設計 
本設計采用Cadence Encounter對綜合后的濾波器的門(mén)級網(wǎng)表進(jìn)行布局布線(xiàn)，圖5是完成布局布線(xiàn)后的版圖。芯片主要參數如表7所示。
5 芯片測試
在模擬三階CRFB結構的∑-△調制器輸入的情況下，通過(guò)邏輯分析儀采集輸入為150 kHz正弦信號的輸出數據，并由計算得到的頻譜如圖6所示，信號與噪聲加失真比(SINAD)大于86 dB，滿(mǎn)足性能指標要求。
6 結論
通過(guò)Synopsy的Design Compiler進(jìn)行電路綜合和Cadence Encounter進(jìn)行布局布線(xiàn)，采用SMIC 0.18μm CMOS工藝實(shí)現。系統仿真和芯片測試結果表明，性能滿(mǎn)足設計指標要求。
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