基于DDS芯片和集成鎖相芯片構成的寬頻合成器設計

　　DDS的參考信號由晶振產(chǎn)生，其頻率為fref。DDS輸出的信號頻率為fDDS，頻率值由頻率控制字（FTW）控制。鎖相環(huán)（PLL）的參考信號由DDS的輸出信號驅動(dòng)。VCO的輸出頻率由PLL芯片的電荷泵（CP）輸出，并通過(guò)低通濾波器（LPF）后控制。頻率合成器的輸出信號為VCO的輸出信號。該頻率合成器通過(guò)單片機提供控制信號，以改變DDS中FTW和PLL的分頻比。

　　VCO輸出信號頻率與DDS輸出信號頻率間的關(guān)系為：

　　而DDS的輸出頻率由頻率控制字K控制，且有：

　　式中：M是DDS的相位累加器的位數；fref是DDS的內部時(shí)鐘。這樣，式（1）可以寫(xiě)成：

　　在圖1所示的結構中，由于DDS模塊具有較高的頻率分辨率，所以從式（3）可以看出，理論上輸出信號具有比傳統結構更高的頻率分辨率。設計中晶振頻率為400 MHz，PLL分頻比為27。由式（3）計算可知，該頻率源可以實(shí)現5 Hz的頻率分辨率。其中DDS的輸出頻率為22～37 MHz，所以系統輸出頻率范圍為594～999 MHz，達到了設計要求。

　　l.2 電路實(shí)現

　　對于DDS模塊，采用了AD9954芯片產(chǎn)生低頻參考信號。AD9954是ADI公司最新的AgiIeRF合成器，具有32位的頻率控制字。在400 MHz的時(shí)鐘頻率下，輸出頻率分辨率可以達到約4．7×10-5Hz，具有14位可編程移相單元。芯片采用了先進(jìn)的：DDS技術(shù)，內部集成14位的高性能DAC。該DAC具備優(yōu)秀的動(dòng)態(tài)性能，相位噪聲優(yōu)于-120 dBc／

　　PLL模塊在該設計結構中尤為重要。在此采用ADF4113鎖相環(huán)芯片。ADI公司研制的數字鎖相頻率合成器ADF4113，最高工作頻率可達4 GHz，主要應用于無(wú)線(xiàn)射頻領(lǐng)域，用以構成數字鎖相環(huán)，鎖定某一頻率。該電路內部資源主要包括可編程的模分頻器：8／9，16／17，3z／33，64／65；可編程的14位參考頻率分頻器；可編程的射頻信號分頻器；3線(xiàn)串行總線(xiàn)接口；模擬和數字的鎖定狀態(tài)檢測功能。該芯片的最高鑒相頻率達到55 MHz，芯片的底噪為-171 dBc／
2 電路分析與仿真

　　為了分析和評估提出的頻率綜合器性能，采用ADISimPLL軟件對該方案的相位噪聲模擬仿真。仿真結果如圖4，圖5所示。這里給出頻率為810 MHz，環(huán)路帶寬為120 kHz的相位噪聲仿真圖形以及鎖定時(shí)間圖形，從圖中可以看出，該方案滿(mǎn)足了設計目標的要求。

　　3 實(shí)驗及測量結果

　　為了檢驗文中給出的頻率綜合器性能，使用Agi-lent E4401B對掃頻源的相位噪聲、雜散進(jìn)行測量，測量結果如圖6～圖8所示。594~999 MHz包含了很多頻點(diǎn)，測試時(shí)選擇了一系列較有代表性的點(diǎn)進(jìn)行測量，限于篇幅，這里給出810 MHz頻點(diǎn)相位噪聲和雜散的測量結果。由圖可見(jiàn)，相噪為-92 dBc／

　　4 結語(yǔ)

　　介紹了一種采用DDS激勵PLL的頻率合成器，有效地克服了寬帶系統中DDS輸出頻率較低和PLL頻率分辨率低的缺點(diǎn)。取長(cháng)補短實(shí)現頻率合成，實(shí)現了單一技術(shù)難以達到的效果。