特色C語(yǔ)言平臺　SoC設計最佳化(一)

　　有關(guān)專(zhuān)用處理器，利用一般的處理器制作工具，同樣能夠輕易進(jìn)行最適化探索作業(yè)，進(jìn)而使處理器的開(kāi)發(fā)時(shí)間，從以往6個(gè)月壓縮至2~3個(gè)月。實(shí)際開(kāi)發(fā)時(shí)必需先進(jìn)行Profiling描述、決定管線(xiàn)結構，再根據Profiling描述結果，對各SoC進(jìn)行複合指令等，最佳指令追加作業(yè)，依此使參考用處理器達成SoC要求的最佳化目標，最后再利用指令設定，模擬分析估算成本、耗功等效能。

　　結構探索作業(yè)結束后，再整合客戶(hù)的要求規格，評估客戶(hù)提出的規格時(shí)，此時(shí)為防與止晶片出現怪異現象，除了動(dòng)作等級的System C之外，必需使用低抽象度RTL（Register TraNSfer Level）等級的設計資料。一旦取得客戶(hù)的許可后就可以同時(shí)進(jìn)行System C的硬體、軟體設計。由于C語(yǔ)言平臺設計方式使用了，C語(yǔ)言演算、System C模型和RTL模型等多種模型，因此必需維持模型之間的理論等價(jià)性，然而實(shí)際上「形式驗證工具」還未達到實(shí)用階段，必需使用一般理論模擬分析，驗證上述設計資料的等價(jià)性，其中RTL等級的理論模擬分析非常耗時(shí)，因此它已經(jīng)成為C語(yǔ)言平臺設計有待克服的問(wèn)題。

　　目前動(dòng)作合成工具技術(shù)上還不成熟，若直接轉換成System C，Gate規模與消費電流值會(huì )變大。（IntercONnect Systems）

　　C語(yǔ)言平臺的設計的特色

　　實(shí)際上利用C語(yǔ)言平臺的設計方式方面，例如日本某業(yè)者，曾經(jīng)開(kāi)發(fā)以Pentium微處理器使用的壓縮處理技術(shù)硬體化的SoC，使其具備MPEG-4單壓縮功能，基于資料處理并聯(lián)化對降低動(dòng)作頻率非常有效等考慮，因此使用動(dòng)作合成方式使SoC整體達成的硬體連線(xiàn)化目的。由于在結構探索工程中已經(jīng)針對并聯(lián)處理段數，等相異多結構進(jìn)行評估，因此檢驗結果與實(shí)際晶片的量測結果幾乎完全相同，證實(shí)C語(yǔ)言平臺設計方式可以實(shí)現高精度的結構探索目的。

　　另外，也有業(yè)者在開(kāi)發(fā)應用在行動(dòng)電話(huà)的長(cháng)時(shí)間MP3音樂(lè )播放晶片，同樣具備MPEG-4單壓縮功能時(shí)，設計上被要求盡量降低耗功，因此設計人員決定採用動(dòng)作合成方式，使SoC整體達成的硬體連線(xiàn)化目的。此外，該業(yè)者為了減少耗功與晶片面積，因此進(jìn)行演算處理位元寬度最佳化設計，就展開(kāi)調查各處理作業(yè)的資源消耗量，與演算位元寬度的關(guān)係，依此制作演算位元寬度、建立調整方桉、進(jìn)行音質(zhì)檢驗、決定位元寬度，根據實(shí)測結果證實(shí)傳統同等級SoC的耗功為60mW，可以降至7mW。

　　東芝成立小組導入C語(yǔ)言設計平臺

　　目前可以感受到，隨著(zhù)半導體制程的微細化，SoC的開(kāi)發(fā)時(shí)間越來(lái)越長(cháng)，在此同時(shí)短交期、低成本的要求依然沒(méi)變，因此大幅提高SoC的設計效率，成為開(kāi)發(fā)SoC時(shí)非常重要的課題。以往SoC大多利用高抽象度動(dòng)level設計硬體，設計資料使用C語(yǔ)言平臺描述，如此就能夠在SoC樣品晶片完成前，開(kāi)始進(jìn)行軟體驗證、修正作業(yè)。

　　所以，東芝在2005年就成立「R-CUBE」小組專(zhuān)研新晶片的前期設計規劃，來(lái)因應此一變化，R-CUBE高階設計環(huán)境主要是由，軟、硬體協(xié)調驗證環(huán)境、結構探索環(huán)境、高階驗證環(huán)境、高階合成環(huán)境，和整體驗證環(huán)境等等，5個(gè)次環(huán)境構成。